CN202948438U - 并行操作逻辑运算及其控制器 - Google Patents

Abstract

一种并行操作逻辑运算及其控制器，包括命令译码与操作位存储模块、脉冲分配器、多操作位逻辑运算控制模块、双操作位逻辑运算控制模块、时序控制模块、先进后出位单元堆栈和输出控制器；该控制器应用FPGA设计硬连接控制电路，在系统WR作用下存储命令和多操作位，并在内部时序脉冲控制下自主完成命令的操作；包括执行多操作位逻辑命令，ORB、ANB、MPS命令，输出类命令；在系统RD作用下读出输出位信息到系统数据总线D₀位；执行命令时，按照命令操作要求，完成逻辑运算和对堆栈位信息出栈和压栈的操作，不需要PLC系统对并行操作逻辑运算及控制器再进行任何操作，实现逻辑命令与PLC用户程序执行过程的并行操作。

Description

并行操作逻辑运算及其控制器

技术领域

本实用新型涉及一种并行操作逻辑运算及其控制器，尤其涉及一种基于采用FPGA并行操作电路硬连接的PLC逻辑运算控制器操作控制电路及其时序控制方法的并行操作逻辑运算及其控制器。

背景技术

逻辑运算是每一种CPU所具有的功能，ARM微处理器也是如此，但ARM微处理器的逻辑运算是字与字之间按位逻辑运算，没有直接位与位之间的逻辑运算命令，以及没有位处理命令；对于具有位处理功能的微处理器，比如以8051为内核的系列单片机，AVR系列单片机，设计有位处理器实现位逻辑运算，在位处理器中设置一个位单元为位累加器，位逻辑运算操作都是一个位单元内容与另一个位单元内容进行逻辑操作，位累加器作为目的操作数位单元，或源操作数位单元，所以2个位单元内容进行逻辑操作运算时，首先需要将一个位单元的内容传输给位累加器，然后再进行位逻辑运算；而且每次只能够执行2个位单元内容的逻辑运算；小型可编程控制器（PLC）是以位逻辑运算命令为主的控制装置，如果应用AVR系列单片机或以8051为内核的系列单片机作为小型PLC的控制核心芯片，执行小型PLC用户程序时，执行一条逻辑运算命令需要进行一次判断操作码，然后根据操作码的操作功能调用一次对应的逻辑运算子程序，运算结果存放在位累加器中，直到执行输出类命令；如果应用ARM微处理器作为小型PLC的控制核心芯片，处理过程更为复杂；每一条逻辑操作命令的执行需要判断一次操作码和调用一次子程序的过程，影响了命令的执行速度；而应用FPGA设计小型PLC时，将逻辑运算器作为PLC系统CPU的一个部分，PLC系统控制器按照逻辑运算命令要求发送参与操作的位信息，如果运算结果是下一条逻辑运算命令结果，则运算结果返回逻辑运算器一个输入端的暂存器中，否则将运算结果传输至该运算结果所对应的位单元中，没有充分应用FPGA并行操作的特点。

发明内容

本实用新型的目的在于提供一种能够自主完成PLC逻辑命令所要求功能的并行操作逻辑运算及其控制器；该并行操作逻辑运算及其控制器应用FPGA设计硬连接控制电路，在系统WR作用下存储命令和多操作位，并在内部时序脉冲控制下自主完成命令的操作；同时充分应用FPGA的并行操作处理功能，实现逻辑命令操作与PLC用户程序执行过程的并行操作。

解决上述技术问题的技术方案是：一种并行操作逻辑运算及其控制器，包括命令译码与操作位存储模块、脉冲分配器模块、多操作位逻辑运算控制模块、双操作位逻辑运算控制模块、时序控制模块、先进后出位单元堆栈和输出控制器；

所述命令译码与操作位存储模块分别与脉冲分配器模块、多操作位逻辑运算控制模块、双操作位逻辑运算控制模块、时序控制模块、先进后出位单元堆栈和输出控制器连接；

所述脉冲分配器模块还与双操作位逻辑运算控制模块、时序控制模块和输出控制器连接；

所述多操作位逻辑运算控制模块还与先进后出位单元堆栈连接；

所述双操作位逻辑运算控制模块还与先进后出位单元堆栈连接；

所述时序控制模块还与先进后出位单元堆栈和输出控制器连接；

所述先进后出位单元堆栈还与输出控制器连接；

所述命令译码与操作位存储模块在系统WR信号的作用下，存储6位命令字（D_m-1-D_n）经译码输出命令信号，存储参与逻辑运算的n位（D_n-1-D₀）多操作位并予以输出，向脉冲分配器模块发出启动脉冲；所述命令译码与操作位存储模块被复位时，所有命令输出端为“0”；

所述脉冲分配器模块作为并行操作逻辑运算及其控制器的内部时序脉冲发生器，输出脉冲①，脉冲②，脉冲③和脉冲④，为时序控制模块、双操作位逻辑运算控制模块和输出控制器提供时序控制信号；

所述多操作位逻辑运算控制模块根据命令译码与操作位存储模块输出的逻辑命令，选择参与运算的操作位，实施有效位最多为n位（D_n-1-D₀）的多操作位和操作位的位逻辑的与运算和或运算；输出逻辑运算的结果；

所述双操作位逻辑运算控制模块在执行ANB命令和ORB命令时，在脉冲②的作用下，锁存器锁存来自先进后出位单元堆栈输出的位信息作为操作位1，操作位2也来自先进后出位单元堆栈输出的位信息；输出逻辑运算的结果；

所述时序控制模块根据命令译码与操作位存储模块输出的命令，按照脉冲分配器模块输出的时序信号，控制先进后出位单元堆栈的位信息的压栈和出栈的操作；向输出控制器输出控制脉冲；

所述先进后出位单元堆栈在时序控制模块输出的控制信号作用下，存储执行命令操作的结果和输出位信息；

所述输出控制器执行OUT命令、SET命令及RST命令，在系统RD信号的作用下，将执行命令的结果输出至系统数据总线D₀位；上述m为32或16，n为26或10，当m=32，n=26；当m=16，n=10。

其进一步技术方案是：

所述命令译码与操作位存储模块包括模块地址识别器、命令与操作位寄存器、命令译码器、非门Ⅰ和与门Ⅰ；模块地址识别器的模块地址输入端与系统地址总线连接，如果系统地址总线的地址值是本控制器的地址值，模块地址识别器输出的CS信号为“0”，否则为“1”；模块地址识别器的CS信号输出端和命令与操作位寄存器使能端，脉冲分配器模块连接；

所述命令与操作位寄存器的复位信号输入端与脉冲分配器模块连接；WR信号输入端与系统写入信号WR线连接；数据输入端与系统数据总线（D_m-1-D₀）连接；所述命令与操作位寄存器的命令编码输出端与命令译码器的命令信息输入端连接；多操作位输出端与多操作位逻辑运算控制模块连接；当所述命令与操作位寄存器被复位，命令编码输出端全部为“1”；

所述命令译码器的命令信息输出端与脉冲分配器模块、多操作位逻辑运算控制模块、双操作位逻辑运算控制模块、时序控制模块和输出控制器连接；复位信息输出端和非门Ⅰ的输入端连接；当命令信息输入端全部为“1”时，复位命令输出端为“1”，其它命令输出端全部为“0”，命令输出为“1”有效；

非门Ⅰ的输出端和与门Ⅰ的一个输入端连接；

与门Ⅰ的另一个输入端与系统复位信号线连接；输出端与脉冲分配器模块和先进后出位单元堆栈连接；与门Ⅰ的输出信号作为模块复位命令；模块复位命令输出为“0”有效；上述m为32或16，n为26或10，当m=32，n=26；当m=16，n=10。

所述脉冲分配器模块包括脉冲分配器、或门Ⅰ和与门Ⅱ；所述脉冲分配器的时钟输入端与系统时钟脉冲线连接；启动信号脉冲输入端和命令译码与操作位存储模块的模块地址识别器的CS信号输出端连接；复位信号输入端和与门Ⅱ的输出端连接；脉冲分配器有5个脉冲输出端，脉冲⑤输出端和与门Ⅱ的一个输入端连接；脉冲④输出端和或门Ⅰ的一个输入端及时序控制模块连接；脉冲③输出端与时序控制模块连接；脉冲②输出端与时序控制模块、双操作位逻辑运算控制模块和输出控制器连接；脉冲①输出端与时序控制模块连接；

或门Ⅰ的其它两个输入端分别和命令译码与操作位存储模块的ORB命令输出端及ANB命令输出端连接；或门Ⅰ的输出端和与门Ⅱ的一个输入端连接；

与门Ⅱ的另一个输入端和命令译码与操作位存储模块的模块复位命令输出端连接；与门Ⅱ的输出端还与命令译码与操作位存储模块的命令与操作位寄存器的复位信号输入端连接。

所述多操作位逻辑运算控制模块包括与运算Ⅰ、或运算Ⅰ、二选一选择器Ⅰ、三态门Ⅰ、三态门Ⅱ、三态门Ⅲ、三态门Ⅳ、三态门Ⅴ、或门Ⅱ、或门Ⅲ、或门Ⅳ、或门Ⅴ和或非门；与运算Ⅰ的多操作位输入端和命令译码与操作位存储模块的多操作位输出端连接；操作位输入端和三态门Ⅰ的输出端、三态门Ⅱ的输出端及三态门Ⅲ的输出端连接；与运算Ⅰ的运算结果输出端与二选一选择器Ⅰ的一个输入端连接；

或运算Ⅰ的多操作位输入端和命令译码与操作位存储模块的多操作位输出端连接；操作位输入端和三态门Ⅰ的输出端、三态门Ⅱ的输出端及三态门Ⅲ的输出端连接；运算结果输出端与二选一选择器Ⅰ的另一个输入端连接；

二选一选择器Ⅰ的选择控制输入端和或门Ⅳ的输出端连接；选择结果输出端和三态门Ⅴ的输入端连接；

三态门Ⅰ的输入端和三态门Ⅰ的控制端及命令译码与操作位存储模块的LD命令输出端连接；三态门Ⅰ的输出端与三态门Ⅱ的输出端、三态门Ⅲ的输出端、与运算Ⅰ的操作位输入端及或运算Ⅰ的操作位输入端连接；

三态门Ⅱ的输入端和命令译码与操作位存储模块的LD命令输出端连接；控制端与命令译码与操作位存储模块的LDR命令输出端连接；

三态门Ⅲ的输入端和三态门Ⅳ的输出端连接；控制端和或门Ⅱ的输出端连接；

三态门Ⅳ的输入端和位堆栈存储器连接；控制端和或门Ⅴ的输出端连接；

三态门Ⅴ的控制端和或门Ⅴ的输出端连接；输出端与位堆栈存储器连接；

或门Ⅱ的两个输入端分别和命令译码与操作位存储模块的AND命令输出端及OR命令输出端连接；

或门Ⅲ的两个输入端分别和命令译码与操作位存储模块的LD命令输出端及AND命令输出端连接；输出端和或门Ⅳ的一个输入端连接；

或门Ⅳ的另一个输入端和或非门Ⅰ的输出端连接；

或门Ⅴ的四个输入端分别和命令译码与操作位存储模块的LD命令输出端、LDR命令输出端、OR命令输出端及AND命令输出端连接；

或非门Ⅰ的两个输入端分别和命令译码与操作位存储模块的LDR命令输出端及OR命令输出端连接。

所述双操作位逻辑运算控制模块包括与运算Ⅱ、或运算Ⅱ、二选一选择器Ⅱ、锁存器、三态门Ⅵ、三态门Ⅶ和或门Ⅵ；与运算Ⅱ的操作位1输入端与锁存器的输出端连接；操作位2输入端和三态门Ⅵ的输出端连接；运算结果输出端与二选一选择器Ⅱ的一个输入端连接；

或运算Ⅱ的操作位1输入端与锁存器的输出端连接；操作位2输入端和三态门Ⅵ的输出端连接；运算结果输出端与二选一选择器Ⅱ的另一个输入端连接；

二选一选择器Ⅱ的选择控制输入端和命令译码与操作位存储模块的ANB命令输出端连接；选择结果输出端和三态门Ⅶ的输入端连接；

锁存器的位信息输入端与三态门Ⅵ的输出端连接；锁存脉冲输入端与脉冲②输出端连接；

三态门Ⅵ的输入端与位堆栈存储器连接；控制端和或门Ⅵ的输出端连接；

三态门Ⅶ的控制端和或门Ⅵ的输出端连接；输出端与位堆栈存储器连接；

或门Ⅵ的两个输入端分别和命令译码与操作位存储模块的ORB命令输出端及AND命令输出端连接。

所述时序控制模块包括或门Ⅶ、或门Ⅷ、或门Ⅸ、或门Ⅹ、或门Ⅺ、或门Ⅻ、或门ⅩⅢ、或门ⅩⅣ、与门Ⅲ、与门Ⅳ、与门Ⅴ、与门Ⅵ、与门Ⅶ、与门Ⅷ、与门Ⅸ、与门Ⅹ、与门Ⅺ、与门Ⅻ、与门ⅩⅢ、与门ⅩⅣ、与门ⅩⅤ和三态门Ⅷ；或门Ⅶ的两个输入端分别和命令译码与操作位存储模块的LDR命令输出端及LD命令输出端连接；输出端和与门Ⅲ的一个输入端及与门Ⅳ的一个输入端连接；

或门Ⅷ的两个输入端分别和命令译码与操作位存储模块的OR命令输出端及AND命令输出端连接；或门Ⅷ的输出端和与门Ⅴ的一个输入端及与门Ⅵ的一个输入端连接；

或门Ⅸ的两个输入端分别和命令译码与操作位存储模块的ORB命令输出端及ANB命令输出端连接；或门Ⅸ的输出端和与门Ⅶ的一个输入端、与门Ⅷ的一个输入端、与门Ⅸ的一个输入端及与门Ⅹ的一个输入端连接；

或门Ⅹ的三个输入端分别和命令译码与操作位存储模块的OUT命令输出端、SET命令输出端及RST命令输出端连接；或门Ⅹ的输出端和与门ⅩⅣ的一个输入端、与门ⅩⅤ的一个输入端及输出控制器连接；

或门Ⅺ的二个输入端分别和与门Ⅲ的输出端及与门Ⅻ的输出端连接；或门Ⅺ的输出端与先进后出位单元堆栈连接；

或门Ⅻ的五个输入端分别和与门Ⅴ的输出端、与门Ⅸ的输出端、与门Ⅶ的输出端、与门Ⅺ的输出端及与门ⅩⅣ的输出端连接；或门Ⅻ的输出端与先进后出位单元堆栈连接；

或门ⅩⅢ的四个输入端分别和与门Ⅳ的输出端、与门Ⅵ的输出端、与门Ⅹ的输出端及与门ⅩⅢ的输出端连接；或门ⅩⅢ的输出端与先进后出位单元堆栈连接；

或门ⅩⅣ的两个输入端分别和与门Ⅷ的输出端及与门ⅩⅤ的输出端连接；或门ⅩⅣ的输出端与先进后出位单元堆栈连接；

与门Ⅲ的另一个输入端与脉冲①输出端连接；

与门Ⅳ的另一个输入端与脉冲②输出端连接；

与门Ⅴ的另一个输入端与脉冲①输出端连接；

与门Ⅵ的另一个输入端与脉冲②输出端连接；

与门Ⅶ的另一个输入端与脉冲①输出端连接；

与门Ⅷ的另一个输入端与脉冲②输出端连接；

与门Ⅸ的另一个输入端与脉冲③输出端连接；

与门Ⅹ的另一个输入端与脉冲④输出端连接；

与门Ⅺ的二个输入端分别与脉冲①输出端和命令译码与操作位存储模块的MPS命令输出端连接；

与门Ⅻ的二个输入端分别与脉冲②输出端和命令译码与操作位存储模块的MPS命令输出端连接；

与门ⅩⅢ的二个输入端分别与脉冲③输出端和命令译码与操作位存储模块的MPS命令输出端连接；

与门ⅩⅣ的另一个输入端与脉冲①输出端连接；

与门ⅩⅤ的另一个输入端与脉冲②输出端连接；

三态门Ⅷ的输入端与位堆栈存储器连接；三态门Ⅷ的输出端与堆栈存储器连接；三态门Ⅷ的控制端和命令译码与操作位存储模块的MPS命令输出端连接。

所述先进后出位单元堆栈包括位堆栈存储器和加1或减1计数器；

所述位堆栈存储器的出栈脉冲输入端和时序控制模块的或门Ⅻ的输出端连接；压栈脉冲输入端和时序控制模块的或门ⅩⅢ的输出端连接；位堆栈存储器的位信息输出端与多操作位逻辑运算控制模块的三态门Ⅳ的输入端、双操作位逻辑运算控制模块的三态门Ⅵ的输入端、时序控制模块的三态门Ⅷ的输入端及输出控制器连接；位堆栈存储器的位信息输入端与多操作位逻辑运算控制模块的三态门Ⅴ的输出端、双操作位逻辑运算控制模块的三态门Ⅶ的输出端及时序控制模块的三态门Ⅷ的输出端连接；位堆栈存储器的地址输入端与加1或减1计数器的计数输出端连接；

所述加1或减1计数器的复位输入端和命令译码与操作位存储模块的模块复位命令输出端连接；加1或减1计数器的堆栈地址加1脉冲输入端与时序控制模块的或门Ⅺ的输出端连接；加1或减1计数器的堆栈地址减1脉冲输入端与时序控制模块的或门ⅩⅣ的输出端连接。

所述输出控制器包括位单元暂存器、与门ⅩⅥ、二选一选择器Ⅲ、与非门、或非门Ⅱ、三态门Ⅸ和非门Ⅱ；所述位单元暂存器的写入脉冲CP端和与门ⅩⅥ的输出端连接，D输入端与二选一选择器Ⅲ的输出端连接；位单元暂存器的输出端与三态门Ⅸ的输入端连接；

与门ⅩⅥ的二个输入端分别与时序控制模块的或门Ⅹ的输出端和脉冲②输出端连接；

二选一选择器Ⅲ的二个输入端分别与位堆栈存储器的位信息输出端和与非门的输出端连接；二选一选择器Ⅲ的控制端和命令译码与操作位存储模块的RST命令输出端连接；

与非门的二个输入端分别与位堆栈存储器的位信息输出端和命令译码与操作位存储模块的RST命令输出端连接；

或非门Ⅱ的二个输入端分别与系统RD信号线和非门Ⅱ的输出端连接；或非门Ⅱ的输出端与三态门Ⅸ的控制端连接；

三态门Ⅸ的输出端与系统数据总线D₀位连接；

非门Ⅱ的输入端与时序控制模块的或门Ⅹ的输出端连接。

其更进一步的技术方案是：所述脉冲分配器模块的脉冲分配器作为并行操作逻辑运算及其控制器的内部时序控制，当命令译码与操作位存储模块的模块地址识别器输出端的CS信号由“1”→“0”时，启动脉冲分配器工作；在系统时钟脉冲的作用下，按顺序输出脉冲①，脉冲②，脉冲③，脉冲④，脉冲⑤；

当执行LD、LDR命令时：脉冲①：堆栈地址+1；脉冲②：运算结果位信息压入堆栈；脉冲③：无操作；脉冲④：复位脉冲分配器及命令与操作位寄存器；

当执行AND，OR命令时：脉冲①：堆栈栈顶单元的位信息出栈作为操作位；脉冲②：运算结果位信息压入堆栈；脉冲③：无操作；脉冲④：复位脉冲分配器及命令与操作位寄存器；

当执行OUT、SET、RST命令时，脉冲①：堆栈栈顶单元的位信息出栈；脉冲②：堆栈地址减1，位单元暂存器锁存输出位信息；脉冲③：无操作；脉冲④：复位脉冲分配器及命令与操作位寄存器；

当执行MPS命令时：脉冲①：堆栈栈顶单元的位信息出栈；脉冲②：堆栈地址加1；脉冲③：位信息压入堆栈，使得栈顶相邻的2个单元的位信息相同；脉冲④：复位脉冲分配器及命令与操作位寄存器；

当执行ANB、ORB命令时：脉冲①：堆栈栈顶单元的位信息出栈作为操作位1；脉冲②：堆栈地址减1，锁存器锁存操作位1；脉冲③：堆栈栈顶单元的位信息出栈作为操作位2；脉冲④：运算结果位信息压入堆栈；脉冲⑤：复位脉冲分配器及命令与操作位寄存器。

由于采用以上结构，本实用新型之并行操作逻辑运算及其控制器具有以下有益效果：

一．逻辑运算具有自主控制功能

本实用新型之并行操作逻辑运算及其控制器被系统地址选中，在系统WR信号的作用下将命令和多操作位写入命令与操作寄存器，脉冲分配器被启动，并行操作逻辑运算及其控制器在脉冲分配器的时序脉冲作用下自主完成逻辑命令的操作，并行操作逻辑运算及其控制器在执行逻辑命令的过程中，不需要PLC系统对并行操作逻辑运算及其控制器再进行任何操作，充分应用了FPGA的并行操作处理功能，实现逻辑命令操作与PLC用户程序和其他任务的执行过程的并行操作。

二．读出运算结果简单快捷

    本实用新型之并行操作逻辑运算及其控制器在执行输出类命令时，首先并行操作逻辑运算及其控制器被模块地址选中，在系统WR信号的作用下，将输出命令写入命令译码与操作位存储模块的命令与操作寄存器，经过系统一个时钟的延时，在系统RD信号的作用下将位信息读出发送到系统数据总线D₀位；这样，系统在执行输出类命令过程中，系统只需要2个时钟即可读出输出结果，提高了操作速度。

三．可并行执行多操作位的逻辑运算

本实用新型之并行操作逻辑运算及其控制器中，每条逻辑运算命令可以有多个操作位，这样一条命令相当于相同逻辑运算的多条命令，减少了系统对命令操作码的判断操作过程，充分利用了FPGA并行操作的功能，提高了操作速度。

四．系统性价比高

本实用新型之并行操作逻辑运算及其控制器以FPGA的硬连接控制电路为核心，即可达到自主完成逻辑运算和脉冲控制的目的，也达到逻辑命令处理并行操作的目的，对于逻辑类命令只需要发送一条命令即可完成，对于输出类命令读出输出结果只需要占用2个系统时钟，提高了PLC执行命令序列的速度，具有较高的性价比。

下面结合附图和实施例对本实用新型之并行操作逻辑运算及其控制器的技术特征作进一步的说明。

附图说明

图1：本实用新型之并行操作逻辑运算及其控制器的系统结构框图；

图2：本实用新型之并行操作逻辑运算及其控制器的命令译码与操作位存储模块的电路连接图；

图3：本实用新型之并行操作逻辑运算及其控制器的脉冲分配器的电路连接图；

图4：本实用新型之并行操作逻辑运算及其控制器的多操作位逻辑运算控制模块的电路连接图；

图5：本实用新型之并行操作逻辑运算及其控制器的双操作位逻辑运算控制模块的电路连接图；

图6：本实用新型之并行操作逻辑运算及其控制器的时序控制模块的电路连接图；

图7：本实用新型之并行操作逻辑运算及其控制器的输出控制器的电路连接图；

图8-1～图8-2：本实用新型之并行操作逻辑运算及其控制器的脉冲分配器脉冲输出波形图：

图8-1：执行ORB，ANB命令的脉冲分配器脉冲输出波形图；

图8-2：执行其它命令的脉冲分配器脉冲输出波形图。

图中：

I—命令译码与操作位存储模块， II—脉冲分配器模块， III—多操作位逻辑运算控制模块， IV—双操作位逻辑运算控制模块，V—时序控制模块，VI—先进后出位单元堆栈，Ⅶ—输出控制器；

1—模块地址识别，2—命令与操作位寄存器，3—命令译码器，4—非门Ⅰ，5—与门Ⅰ，6—脉冲分配器，7—或门Ⅰ，8—与门Ⅱ，9—与运算Ⅰ，10—或运算Ⅰ，11—二选一选择器Ⅰ，12—三态门Ⅰ，13—三态门Ⅱ，14—三态门Ⅲ，15—三态门Ⅳ，16—三态门Ⅴ，17—或门Ⅱ，18—或门Ⅲ，19—或门Ⅳ，20—或门Ⅴ，21—或非门Ⅰ，22—与运算Ⅱ，23—或运算Ⅱ，24—二选一选择器Ⅱ，25—锁存器，26—三态门Ⅵ，27—三态门Ⅶ，28—或门Ⅵ，29—或门Ⅶ，30—或门Ⅷ，31—或门Ⅸ，32—或门Ⅹ，33—或门Ⅺ，34—或门Ⅻ，35—或门ⅩⅢ，36—或门ⅩⅣ，37—与门Ⅲ，38—与门Ⅳ，39—与门Ⅴ，40—与门Ⅵ，41—与门Ⅶ，42—与门Ⅷ，43—与门Ⅸ，44—与门Ⅹ，45—与门Ⅺ，46—与门Ⅻ，47—与门ⅩⅢ，48—与门ⅩⅣ，49—与门ⅩⅤ，50—三态门Ⅷ，51—位堆栈存储器，52—加1或减1计数器，53—位单元暂存器，54—与门ⅩⅥ，55—二选一选择器Ⅲ，56—与非门，57—或非门Ⅱ，58—三态门Ⅸ，59—非门Ⅱ。

文中缩略语说明：

PLC－Programmable Logical Controller，可编程逻辑控制器，简称可编程控制器；

FPGA－Field Programmable Gate Array，现场可编程门阵列；

LD命令：LOADING AND命令，载入逻辑与命令，本实用新型中表示PLC每行程序第一个软元件与第二个软元件等进行与运算，可以有多个操作位，操作位之间进行逻辑与；

LDR命令：LOADING OR命令，载入或命令，本实用新型中表示PLC每行程序第一个软元件与第二个软元件等进行或运算，可以有多个操作位，操作位之间进行逻辑或；

AND命令：AND命令，与命令，可以有多个操作位，本实用新型中表示AND命令中的操作位之间进行逻辑与，并与上一条命令的执行结果进行逻辑与；

OR命令：OR命令，或命令，可以有多个操作位，本实用新型中表示OR命令中的操作位   

之间进行逻辑或，并与上一条命令的执行结果进行逻辑或；

ANB命令：AND BLOCK命令，逻辑块与命令，表示两个逻辑运算模块之间进行逻辑与；

ORB命令：ORB BLOCK命令，逻辑块或命令，表示两个逻辑运算模块之间进行逻辑或；

MPS命令：BIT MEMORY PUSHED ON THE STACK命令，位信息压入位单元堆栈；

OUT命令：OUT命令，输出命令；

SET命令：SET命令，置1命令；

RST命令：RESET命令，复位命令；

D₀位：DATA₀，第0位位单元；

RD脉冲：READ PULSE，读脉冲。

模块端口说明：

命令译码与操作位存储模块Ⅰ：Ⅰa：LD命令输出端；Ⅰb：LDR命令输出端；Ⅰc：AND命令输出端；Ⅰd：OR命令输出端；Ⅰe：ANB命令输出端；Ⅰf：ORB命令输出端；Ⅰg：MPS命令输出端；Ⅰh：OUT命令输出端；Ⅰi：SET命令输出端；Ⅰj：RST命令输出端；Ⅰk：多操作位输出端；Ⅰl：模块复位命令输出端；Ⅰm：复位信号输入端；Ⅰn：脉冲分配器启动信号输出端；Ⅰo：系统复位信号输入端；Ⅰp：系统地址总线输入端；Ⅰq：系统WR信号输入端；Ⅰr：系统数据总线输入端；

脉冲分配器模块Ⅱ：Ⅱa：脉冲①输出端；Ⅱb：脉冲②输出端；Ⅱc：脉冲③输出端；Ⅱd：脉冲④输出端；Ⅱe：复位命令输入端；Ⅱf：命令与操作位寄存器复位信号输出端；Ⅱg：启动脉冲输入端；Ⅱh：系统时钟输入端；Ⅱi：ORB命令输入端；Ⅱj：ANB命令输入端；

多操作位逻辑运算控制模块Ⅲ：Ⅲa：LD命令输入端；Ⅲb：LDR命令输入端；Ⅲc：AND命令输入端；Ⅲd：OR命令输入端；Ⅲe：多操作位输入端；Ⅲf：堆栈输出位信息输入端；Ⅲg：堆栈输入位信息输出端；

双操作位逻辑运算控制模块Ⅳ：Ⅳa：ANB命令输入端；Ⅳb：ORB命令输入端；Ⅳc：堆栈输出位信息输入端；Ⅳd：堆栈输入位信息输出端；Ⅳe：脉冲②输入端；

时序控制模块Ⅴ：Ⅴa：LD命令输入端；Ⅴb：LDR命令输入端；Ⅴc：AND命令输入端；Ⅴd：OR命令输入端；Ⅴe：ANB命令输入端；Ⅴf：ORB命令输入端；Ⅴg：MPS命令输入端；Ⅴh：OUT命令输入端；Ⅴi：SET命令输入端；Ⅴj：RST命令输入端；Ⅴk：结果输出控制脉冲输出端；Ⅴl：脉冲①输入端；Ⅴm：脉冲②输入端；Ⅴn：脉冲③输入端；Ⅴo：脉冲④输入端；Ⅴp：减1脉冲输出端；Ⅴq：加1脉冲输出端；Ⅴr：堆栈RD脉冲输出端；Ⅴs：堆栈WR脉冲输出端；Ⅴt：堆栈输入位信息输出端；Ⅴu：堆栈输出位信息输入端；

先进后出位单元堆栈Ⅵ：Ⅵa：复位命令输入端；Ⅵb：位信息压栈脉冲输入端；Ⅵc：位信息出栈脉冲输入端；Ⅵd：堆栈地址加1脉冲输入端；Ⅵe：堆栈地址减1脉冲输入端；Ⅵf：位信息输出端；Ⅵg：位信息输入端；

输出控制器Ⅶ；Ⅶa：PLC系统数据总线D₀位信息输出端；Ⅶb：PLC系统RD信号输入端；Ⅶc：脉冲②输入端；Ⅶd：堆栈输出位信息输入端；Ⅶe：控制脉冲输入端；Ⅶf：RST命令输入端；

具体实施方式

实施例一：一种逻辑运算多操作位最多为26位的并行操作逻辑运算及其控制器

如图1所示，该并行操作逻辑运算及其控制器包括命令译码与操作位存储模块Ⅰ、脉冲分配器模块Ⅱ、多操作位逻辑运算控制模块Ⅲ、双操作位逻辑运算控制模块Ⅳ、时序控制模块Ⅴ、先进后出位单元堆栈Ⅵ和输出控制器Ⅶ；

所述命令译码与操作位存储模块Ⅰ分别与脉冲分配器模块Ⅱ、多操作位逻辑运算控制模块Ⅲ、双操作位逻辑运算控制模块Ⅳ、时序控制模块Ⅴ、先进后出位单元堆栈Ⅵ和输出控制器Ⅶ连接；

所述脉冲分配器模块Ⅱ还与双操作位逻辑运算控制模块Ⅳ、时序控制模块Ⅴ和输出控制器Ⅶ连接；

所述多操作位逻辑运算控制模块Ⅲ还与先进后出位单元堆栈Ⅵ连接；

所述双操作位逻辑运算控制模块Ⅳ还与先进后出位单元堆栈Ⅵ连接；

所述时序控制模块Ⅴ还与先进后出位单元堆栈Ⅵ和输出控制器Ⅶ连接；

所述先进后出位单元堆栈Ⅵ还与输出控制器Ⅶ连接；

所述命令译码与操作位存储模块Ⅰ在系统WR信号的作用下，存储6位命令字（D₃₁-D₂₆）经译码输出命令信号，存储参与逻辑运算的26位（D₂₅-D₀）多操作位并予以输出，向脉冲分配器模块Ⅱ发出启动脉冲；所述命令译码与操作位存储模块Ⅰ被复位时，所有命令输出端为“0”；

所述脉冲分配器模块Ⅱ作为并行操作逻辑运算及其控制器的内部时序脉冲发生器，输出脉冲①，脉冲②，脉冲③和脉冲④，为时序控制模块Ⅴ、双操作位逻辑运算控制模块Ⅳ和输出控制器Ⅶ提供时序控制信号；

所述多操作位逻辑运算控制模块Ⅲ根据命令译码与操作位存储模块Ⅰ输出的逻辑命令，选择参与运算的操作位，实施有效位最多为26位（D₂₅-D₀）的多操作位和操作位的位逻辑的与运算和或运算；输出逻辑运算的结果；

所述双操作位逻辑运算控制模块Ⅳ在执行ANB命令和ORB命令时，在脉冲②的作用下，锁存器25锁存来自先进后出位单元堆栈Ⅵ输出的位信息作为操作位1，操作位2也来自先进后出位单元堆栈Ⅵ输出的位信息；输出逻辑运算的结果；

所述时序控制模块Ⅴ根据命令译码与操作位存储模块Ⅰ输出的命令，按照脉冲分配器模块Ⅱ输出的时序信号，控制先进后出位单元堆栈Ⅵ的位信息的压栈和出栈的操作；向输出控制器Ⅶ输出控制脉冲；

所述先进后出位单元堆栈Ⅵ在时序控制模块Ⅴ输出的控制信号作用下，存储执行命令操作的结果和输出位信息；

所述输出控制器Ⅶ执行OUT命令、SET命令及RST命令，在系统RD信号的作用下，将执行命令的结果输出至系统数据总线D₀位（参见图1、图2和图4，图中m、n的取值范围是：m为32或16，n为26或10，对于本实施例而言，m为32，n为16）。

如图2所示，所述命令译码与操作位存储模块Ⅰ包括模块地址识别器1、命令与操作位寄存器2、命令译码器3、非门Ⅰ4和与门Ⅰ5；模块地址识别器1的模块地址输入端与系统地址总线连接，如果系统地址总线的地址值是本控制器的地址值，模块地址识别器1输出的CS信号为“0”，否则为“1”；模块地址识别器1的CS信号输出端和命令与操作位寄存器2使能端，脉冲分配器模块Ⅱ连接；

所述命令与操作位寄存器2的复位信号输入端与脉冲分配器模块Ⅱ连接；WR信号输入端与系统写入信号WR线连接；数据输入端与系统数据总线（D₃₁-D₀）连接；所述命令与操作位寄存器2的命令编码输出端与命令译码器3的命令信息输入端连接；多操作位输出端与多操作位逻辑运算控制模块Ⅲ连接；当所述命令与操作位寄存器2被复位，命令编码输出端全部为“1”；

所述命令译码器3的命令信息输出端与脉冲分配器模块Ⅱ、多操作位逻辑运算控制模块Ⅲ、双操作位逻辑运算控制模块Ⅳ、时序控制模块Ⅴ和输出控制器Ⅶ连接；复位信息输出端和非门Ⅰ4的输入端连接；当命令信息输入端全部为“1”时，复位命令输出端为“1”，其它命令输出端全部为“0”，命令输出为“1”有效；

非门Ⅰ4的输出端和与门Ⅰ5的一个输入端连接；

与门Ⅰ5的另一个输入端与系统复位信号线连接；输出端与脉冲分配器模块Ⅱ和先进后出位单元堆栈Ⅵ连接；与门Ⅰ5的输出信号作为模块复位命令；模块复位命令输出为“0”有效；（参见图1和图2，图中m的取值范围是：m为32或16，对于本实施例而言，m为32）。

如图3所示，所述脉冲分配器模块Ⅱ包括脉冲分配器6、或门Ⅰ7和与门Ⅱ8；所述脉冲分配器6的时钟输入端与系统时钟脉冲线连接；启动信号脉冲输入端和命令译码与操作位存储模块Ⅰ的模块地址识别器1的CS信号输出端连接；复位信号输入端和与门Ⅱ8的输出端连接；脉冲分配器6有5个脉冲输出端，脉冲⑤输出端和与门Ⅱ8的一个输入端连接；脉冲④输出端和或门Ⅰ7的一个输入端及时序控制模块Ⅴ连接；脉冲③输出端与时序控制模块Ⅴ连接；脉冲②输出端与时序控制模块Ⅴ、双操作位逻辑运算控制模块Ⅳ和输出控制器Ⅶ连接；脉冲①输出端与时序控制模块Ⅴ连接；

或门Ⅰ7的其它两个输入端分别和命令译码与操作位存储模块Ⅰ的ORB命令输出端及ANB命令输出端连接；或门Ⅰ7的输出端和与门Ⅱ8的一个输入端连接；

与门Ⅱ8的另一个输入端和命令译码与操作位存储模块Ⅰ的模块复位命令输出端连接；与门Ⅱ8的输出端还与命令译码与操作位存储模块Ⅰ的命令与操作位寄存器2的复位信号输入端连接。

如图4所示，所述多操作位逻辑运算控制模块Ⅲ包括与运算Ⅰ9、或运算Ⅰ10、二选一选择器Ⅰ11、三态门Ⅰ12、三态门Ⅱ13、三态门Ⅲ14、三态门Ⅳ15、三态门Ⅴ16、或门Ⅱ17、或门Ⅲ18、或门Ⅳ19、或门Ⅴ20和或非门21；与运算Ⅰ9的多操作位输入端和命令译码与操作位存储模块Ⅰ的多操作位输出端连接；操作位输入端和三态门Ⅰ12的输出端、三态门Ⅱ13的输出端及三态门Ⅲ14的输出端连接；与运算Ⅰ9的运算结果输出端与二选一选择器Ⅰ11的一个输入端连接；

或运算Ⅰ10的多操作位输入端和命令译码与操作位存储模块Ⅰ的多操作位输出端连接；操作位输入端和三态门Ⅰ12的输出端、三态门Ⅱ13的输出端及三态门Ⅲ14的输出端连接；运算结果输出端与二选一选择器Ⅰ11的另一个输入端连接；

二选一选择器Ⅰ11的选择控制输入端和或门Ⅳ19的输出端连接；选择结果输出端和三态门Ⅴ16的输入端连接；

三态门Ⅰ12的输入端和三态门Ⅰ12的控制端及命令译码与操作位存储模块Ⅰ的LD命令输出端连接；三态门Ⅰ12的输出端与三态门Ⅱ13的输出端、三态门Ⅲ14的输出端、与运算Ⅰ9的操作位输入端及或运算Ⅰ10的操作位输入端连接；

三态门Ⅱ13的输入端和命令译码与操作位存储模块Ⅰ的LD命令输出端连接；控制端与命令译码与操作位存储模块Ⅰ的LDR命令输出端连接；

三态门Ⅲ14的输入端和三态门Ⅳ15的输出端连接；控制端和或门Ⅱ17的输出端连接；

三态门Ⅳ15的输入端和位堆栈存储器51连接；控制端和或门Ⅴ20的输出端连接；

三态门Ⅴ16的控制端和或门Ⅴ20的输出端连接；输出端与位堆栈存储器51连接；

或门Ⅱ17的两个输入端分别和命令译码与操作位存储模块Ⅰ的AND命令输出端及OR命令输出端连接；

或门Ⅲ18的两个输入端分别和命令译码与操作位存储模块Ⅰ的LD命令输出端及AND命令输出端连接；输出端和或门Ⅳ19的一个输入端连接；

或门Ⅳ19的另一个输入端和或非门Ⅰ21的输出端连接；

或门Ⅴ20的四个输入端分别和命令译码与操作位存储模块Ⅰ的LD命令输出端、LDR命令输出端、OR命令输出端及AND命令输出端连接；

或非门Ⅰ21的两个输入端分别和命令译码与操作位存储模块Ⅰ的LDR命令输出端及OR命令输出端连接。

如图5所示，所述双操作位逻辑运算控制模块Ⅳ包括与运算Ⅱ22、或运算Ⅱ23、二选一选择器Ⅱ24、锁存器25、三态门Ⅵ26、三态门Ⅶ27和或门Ⅵ28；与运算Ⅱ22的操作位1输入端与锁存器25的输出端连接；操作位2输入端和三态门Ⅵ26的输出端连接；运算结果输出端与二选一选择器Ⅱ24的一个输入端连接；

或运算Ⅱ23的操作位1输入端与锁存器25的输出端连接；操作位2输入端和三态门Ⅵ26的输出端连接；运算结果输出端与二选一选择器Ⅱ24的另一个输入端连接；

二选一选择器Ⅱ24的选择控制输入端和命令译码与操作位存储模块Ⅰ的ANB命令输出端连接；选择结果输出端和三态门Ⅶ27的输入端连接；

锁存器25的位信息输入端与三态门Ⅵ26的输出端连接；锁存脉冲输入端与脉冲②输出端连接；

三态门Ⅵ26的输入端与位堆栈存储器51连接；控制端和或门Ⅵ28的输出端连接；

三态门Ⅶ27的控制端和或门Ⅵ28的输出端连接；输出端与位堆栈存储器51连接；

或门Ⅵ28的两个输入端分别和命令译码与操作位存储模块Ⅰ的ORB命令输出端及AND命令输出端连接。

如图6所示，所述时序控制模块Ⅴ包括或门Ⅶ29、或门Ⅷ30、或门Ⅸ31、或门Ⅹ32、或门Ⅺ33、或门Ⅻ34、或门ⅩⅢ35、或门ⅩⅣ36、与门Ⅲ37、与门Ⅳ38、与门Ⅴ39、与门Ⅵ40、与门Ⅶ41、与门Ⅷ42、与门Ⅸ43、与门Ⅹ44、与门Ⅺ45、与门Ⅻ46、与门ⅩⅢ47、与门ⅩⅣ48、与门ⅩⅤ49和三态门Ⅷ50；或门Ⅶ29的两个输入端分别和命令译码与操作位存储模块Ⅰ的LDR命令输出端及LD命令输出端连接；输出端和与门Ⅲ37的一个输入端及与门Ⅳ38的一个输入端连接；

或门Ⅷ30的两个输入端分别和命令译码与操作位存储模块Ⅰ的OR命令输出端及AND命令输出端连接；或门Ⅷ30的输出端和与门Ⅴ39的一个输入端及与门Ⅵ40的一个输入端连接；

或门Ⅸ31的两个输入端分别和命令译码与操作位存储模块Ⅰ的ORB命令输出端及ANB命令输出端连接；或门Ⅸ31的输出端和与门Ⅶ41的一个输入端、与门Ⅷ42的一个输入端、与门Ⅸ43的一个输入端及与门Ⅹ44的一个输入端连接；

或门Ⅹ32的三个输入端分别和命令译码与操作位存储模块Ⅰ的OUT命令输出端、SET命令输出端及RST命令输出端连接；或门Ⅹ32的输出端和与门ⅩⅣ48的一个输入端、与门ⅩⅤ49的一个输入端及输出控制器Ⅶ连接；

或门Ⅺ33的二个输入端分别和与门Ⅲ37的输出端及与门Ⅻ46的输出端连接；或门Ⅺ33的输出端与先进后出位单元堆栈Ⅵ连接；

或门Ⅻ34的五个输入端分别和与门Ⅴ39的输出端、与门Ⅸ43的输出端、与门Ⅶ41的输出端、与门Ⅺ45的输出端及与门ⅩⅣ48的输出端连接；或门Ⅻ34的输出端与先进后出位单元堆栈Ⅵ连接；

或门ⅩⅢ35的四个输入端分别和与门Ⅳ38的输出端、与门Ⅵ40的输出端、与门Ⅹ44的输出端及与门ⅩⅢ47的输出端连接；或门ⅩⅢ35的输出端与先进后出位单元堆栈Ⅵ连接；

或门ⅩⅣ36的两个输入端分别和与门Ⅷ42的输出端及与门ⅩⅤ49的输出端连接；或门ⅩⅣ36的输出端与先进后出位单元堆栈Ⅵ连接；

与门Ⅲ37的另一个输入端与脉冲①输出端连接；

与门Ⅳ38的另一个输入端与脉冲②输出端连接；

与门Ⅴ39的另一个输入端与脉冲①输出端连接；

与门Ⅵ40的另一个输入端与脉冲②输出端连接；

与门Ⅶ41的另一个输入端与脉冲①输出端连接；

与门Ⅷ42的另一个输入端与脉冲②输出端连接；

与门Ⅸ43的另一个输入端与脉冲③输出端连接；

与门Ⅹ44的另一个输入端与脉冲④输出端连接；

与门Ⅺ45的二个输入端分别与脉冲①输出端和命令译码与操作位存储模块Ⅰ的MPS命令输出端连接；

与门Ⅻ46的二个输入端分别与脉冲②输出端和命令译码与操作位存储模块Ⅰ的MPS命令输出端连接；

与门ⅩⅢ47的二个输入端分别与脉冲③输出端和命令译码与操作位存储模块Ⅰ的MPS命令输出端连接；

与门ⅩⅣ48的另一个输入端与脉冲①输出端连接；

与门ⅩⅤ49的另一个输入端与脉冲②输出端连接；

三态门Ⅷ50的输入端与位堆栈存储器51连接；三态门Ⅷ50的输出端与堆栈存储器51连接；三态门Ⅷ50的控制端和命令译码与操作位存储模块Ⅰ的MPS命令输出端连接。

所述先进后出位单元堆栈Ⅵ包括位堆栈存储器51和加1或减1计数器52；

所述位堆栈存储器51的出栈脉冲输入端和时序控制模块Ⅴ的或门Ⅻ34的输出端连接；压栈脉冲输入端和时序控制模块Ⅴ的或门ⅩⅢ35的输出端连接；位堆栈存储器51的位信息输出端与多操作位逻辑运算控制模块Ⅲ的三态门Ⅳ15的输入端、双操作位逻辑运算控制模块Ⅳ的三态门Ⅵ26的输入端、时序控制模块Ⅴ的三态门Ⅷ50的输入端及输出控制器Ⅶ连接；位堆栈存储器51的位信息输入端与多操作位逻辑运算控制模块Ⅲ的三态门Ⅴ16的输出端、双操作位逻辑运算控制模块Ⅳ的三态门Ⅶ27的输出端及时序控制模块Ⅴ的三态门Ⅷ50的输出端连接；位堆栈存储器51的地址输入端与加1或减1计数器52的计数输出端连接；

所述加1或减1计数器52的复位输入端和命令译码与操作位存储模块Ⅰ的模块复位命令输出端连接；加1或减1计数器52的堆栈地址加1脉冲输入端与时序控制模块Ⅴ的或门Ⅺ33的输出端连接；加1或减1计数器52的堆栈地址减1脉冲输入端与时序控制模块Ⅴ的或门ⅩⅣ36的输出端连接（参见图6）。

如图7所示，所述输出控制器Ⅶ包括位单元暂存器53、与门ⅩⅥ54、二选一选择器Ⅲ55、与非门56、或非门Ⅱ57、三态门Ⅸ58和非门Ⅱ59；所述位单元暂存器53的写入脉冲CP端和与门ⅩⅥ54的输出端连接，D输入端与二选一选择器Ⅲ55的输出端连接；位单元暂存器53的输出端与三态门Ⅸ58的输入端连接；

与门ⅩⅥ54的二个输入端分别与时序控制模块Ⅴ的或门Ⅹ32的输出端和脉冲②输出端连接；

二选一选择器Ⅲ55的二个输入端分别与位堆栈存储器51的位信息输出端和与非门56的输出端连接；二选一选择器Ⅲ55的控制端和命令译码与操作位存储模块Ⅰ的RST命令输出端连接；

与非门56的二个输入端分别与位堆栈存储器51的位信息输出端和命令译码与操作位存储模块Ⅰ的RST命令输出端连接；

或非门Ⅱ57的二个输入端分别与系统RD信号线和非门Ⅱ59的输出端连接；或非门Ⅱ57的输出端与三态门Ⅸ58的控制端连接；

三态门Ⅸ58的输出端与系统数据总线D₀位连接；

非门Ⅱ59的输入端与时序控制模块Ⅴ的或门Ⅹ32的输出端连接。

本实用新型并行操作逻辑运算及其控制器工作过程如下：

所述脉冲分配器模块Ⅱ的脉冲分配器6作为并行操作逻辑运算及其控制器的内部时序控制，当命令译码与操作位存储模块Ⅰ的模块地址识别器1输出端的CS信号由“1”→“0”时，启动脉冲分配器6工作；在系统时钟脉冲的作用下，按顺序输出脉冲①，脉冲②，脉冲③，脉冲④，脉冲⑤；

当执行LD、LDR命令时：脉冲①：堆栈地址+1；脉冲②：运算结果位信息压入堆栈；脉冲③：无操作；脉冲④：复位脉冲分配器6及命令与操作位寄存器2；

当执行AND，OR命令时：脉冲①：堆栈栈顶单元的位信息出栈作为操作位；脉冲②：运算结果位信息压入堆栈；脉冲③：无操作；脉冲④：复位脉冲分配器6及命令与操作位寄存器2；

当执行OUT、SET、RST命令时，脉冲①：堆栈栈顶单元的位信息出栈；脉冲②：堆栈地址减1，位单元暂存器53锁存输出位信息；脉冲③：无操作；脉冲④：复位脉冲分配器6及命令与操作位寄存器2；

当执行MPS命令时：脉冲①：堆栈栈顶单元的位信息出栈；脉冲②：堆栈地址加1；脉冲③：位信息压入堆栈，使得栈顶相邻的2个单元的位信息相同；脉冲④：复位脉冲分配器6及命令与操作位寄存器2；

当执行ANB、ORB命令时：脉冲①：堆栈栈顶单元的位信息出栈作为操作位1；脉冲②：堆栈地址减1，锁存器锁存操作位1；脉冲③：堆栈栈顶单元的位信息出栈作为操作位2；脉冲④：运算结果位信息压入堆栈；脉冲⑤：复位脉冲分配器6及命令与操作位寄存器2。

实施例二：一种逻辑运算多操作位最多为10位的并行操作逻辑运算及其控制器

实施例二是本实用新型实施例一的一种变换结构，该10位逻辑运算及其控制器的基本结构同实施例一；所不同之处在于：该10位逻辑运算模块的命令译码与操作位存储模块的系统数据总线输入端由32位（D₃₁-D₀）变换成16位（D₁₅- D₀），所述命令译码与操作位存储模块的多操作位输出端由26位（D₂₅- D₀）变换成10位（D₉- D₀）；多操作位逻辑运算控制模块中的与运算Ⅰ和或运算Ⅰ的多操作位输入端由26位变换成10位，多操作位逻辑运算控制模块Ⅲ根据命令译码与操作位存储模块Ⅰ输出的逻辑命令，选择参与运算的操作位，实施有效位最多为10位的多操作位和操作位的位逻辑的与运算和或运算（参见图1、图2和图4，图中m、n的取值范围是：m为32或16，n为26或10，对于本实施例而言，m为16， n为10）。

Claims (8)

1.一种并行操作逻辑运算及其控制器，其特征在于：该控制器包括命令译码与操作位存储模块（Ⅰ）、脉冲分配器模块（Ⅱ）、多操作位逻辑运算控制模块（Ⅲ）、双操作位逻辑运算控制模块（Ⅳ）、时序控制模块（Ⅴ）、先进后出位单元堆栈（Ⅵ）和输出控制器（Ⅶ）；

所述命令译码与操作位存储模块（Ⅰ）分别与脉冲分配器模块（Ⅱ）、多操作位逻辑运算控制模块（Ⅲ）、双操作位逻辑运算控制模块（Ⅳ）、时序控制模块（Ⅴ）、先进后出位单元堆栈（Ⅵ）和输出控制器（Ⅶ）连接；

所述脉冲分配器模块（Ⅱ）还与双操作位逻辑运算控制模块（Ⅳ）、时序控制模块（Ⅴ）和输出控制器（Ⅶ）连接；

所述多操作位逻辑运算控制模块（Ⅲ）还与先进后出位单元堆栈（Ⅵ）连接；

所述双操作位逻辑运算控制模块（Ⅳ）还与先进后出位单元堆栈（Ⅵ）连接；

所述时序控制模块（Ⅴ）还与先进后出位单元堆栈（Ⅵ）和输出控制器（Ⅶ）连接；

所述先进后出位单元堆栈（Ⅵ）还与输出控制器（Ⅶ）连接；

所述命令译码与操作位存储模块（Ⅰ）在系统WR信号的作用下，存储6位（D_m-1-D_n）命令字经译码输出命令信号，存储参与逻辑运算的n位（D_n-1-D₀）多操作位并予以输出，向脉冲分配器模块（Ⅱ）发出启动脉冲；所述命令译码与操作位存储模块（Ⅰ）被复位时，所有命令输出端为“0”；

所述脉冲分配器模块（Ⅱ）作为并行操作逻辑运算及其控制器的内部时序脉冲发生器，输出脉冲①，脉冲②，脉冲③和脉冲④，为时序控制模块（Ⅴ）、双操作位逻辑运算控制模块（Ⅳ）和输出控制器（Ⅶ）提供时序控制信号；

所述多操作位逻辑运算控制模块（Ⅲ）根据命令译码与操作位存储模块（Ⅰ）输出的逻辑命令，选择参与运算的操作位，实施有效位最多为n位（D_n-1-D₀）的多操作位和操作位的位逻辑的与运算和或运算；输出逻辑运算的结果；

所述双操作位逻辑运算控制模块（Ⅳ）在执行ANB命令和ORB命令时，在脉冲②的作用下，锁存器（25）锁存来自先进后出位单元堆栈（Ⅵ）输出的位信息作为操作位1，操作位2也来自先进后出位单元堆栈（Ⅵ）输出的位信息；输出逻辑运算的结果；

所述时序控制模块（Ⅴ）根据命令译码与操作位存储模块（Ⅰ）输出的命令，按照脉冲分配器模块（Ⅱ）输出的时序信号，控制先进后出位单元堆栈（Ⅵ）的位信息的压栈和出栈的操作；向输出控制器（Ⅶ）输出控制脉冲；

所述先进后出位单元堆栈（Ⅵ）在时序控制模块（Ⅴ）输出的控制信号作用下，存储执行命令操作的结果和输出位信息；

所述输出控制器（Ⅶ）执行OUT命令、SET命令及RST命令，在系统RD信号的作用下，将执行命令的结果输出至系统数据总线D₀位；上述m为32或16，n为26或10，当m=32，n=26；当m=16，n=10。

2.如权利要求1所述的一种并行操作逻辑运算及其控制器，其特征在于：所述命令译码与操作位存储模块（Ⅰ）包括模块地址识别器（1）、命令与操作位寄存器（2）、命令译码器（3）、非门Ⅰ（4）和与门Ⅰ（5）；模块地址识别器（1）的模块地址输入端与系统地址总线连接，如果系统地址总线的地址值是本控制器的地址值，模块地址识别器（1）输出的CS信号为“0”，否则为“1”；模块地址识别器（1）的CS信号输出端和命令与操作位寄存器（2）使能端，脉冲分配器模块（Ⅱ）连接；

所述命令与操作位寄存器（2）的复位信号输入端与脉冲分配器模块（Ⅱ）连接；WR信号输入端与系统写入信号WR线连接；数据输入端与系统数据总线（D_m-1-D₀）连接；所述命令与操作位寄存器（2）的命令编码输出端与命令译码器（3）的命令信息输入端连接；多操作位输出端与多操作位逻辑运算控制模块（Ⅲ）连接；当所述命令与操作位寄存器（2）被复位，命令编码输出端全部为“1”；

所述命令译码器（3）的命令信息输出端与脉冲分配器模块（Ⅱ）、多操作位逻辑运算控制模块（Ⅲ）、双操作位逻辑运算控制模块（Ⅳ）、时序控制模块（Ⅴ）和输出控制器（Ⅶ）连接；复位信息输出端和非门Ⅰ（4）的输入端连接；当命令信息输入端全部为“1”时，复位命令输出端为“1”，其它命令输出端全部为“0”，命令输出为“1”有效；

非门Ⅰ（4）的输出端和与门Ⅰ（5）的一个输入端连接；

与门Ⅰ（5）的另一个输入端与系统复位信号线连接；输出端与脉冲分配器模块（Ⅱ）和先进后出位单元堆栈（Ⅵ）连接；与门Ⅰ（5）的输出信号作为模块复位命令；模块复位命令输出为“0”有效；m为32或16，n为26或10，当m=32，n=26；当m=16，n=10。

3.如权利要求2所述的一种并行操作逻辑运算及其控制器，其特征在于：所述脉冲分配器模块（Ⅱ）包括脉冲分配器（6）、或门Ⅰ（7）和与门Ⅱ（8）；所述脉冲分配器（6）的时钟输入端与系统时钟脉冲线连接；启动信号脉冲输入端和命令译码与操作位存储模块（Ⅰ）的模块地址识别器（1）的CS信号输出端连接；复位信号输入端和与门Ⅱ（8）的输出端连接；脉冲分配器（6）有5个脉冲输出端，脉冲⑤输出端和与门Ⅱ（8）的一个输入端连接；脉冲④输出端和或门Ⅰ（7）的一个输入端及时序控制模块（Ⅴ）连接；脉冲③输出端与时序控制模块（Ⅴ）连接；脉冲②输出端与时序控制模块（Ⅴ）、双操作位逻辑运算控制模块（Ⅳ）和输出控制器（Ⅶ）连接；脉冲①输出端与时序控制模块（Ⅴ）连接；

或门Ⅰ（7）的其它两个输入端分别和命令译码与操作位存储模块（Ⅰ）的ORB命令输出端及ANB命令输出端连接；或门Ⅰ（7）的输出端和与门Ⅱ（8）的一个输入端连接；

与门Ⅱ（8）的另一个输入端和命令译码与操作位存储模块（Ⅰ）的模块复位命令输出端连接；与门Ⅱ（8）的输出端还与命令译码与操作位存储模块（Ⅰ）的命令与操作位寄存器（2）的复位信号输入端连接。

4.如权利要求3所述的一种并行操作逻辑运算及其控制器，其特征在于：所述多操作位逻辑运算控制模块（Ⅲ）包括与运算Ⅰ（9）、或运算Ⅰ（10）、二选一选择器Ⅰ（11）、三态门Ⅰ（12）、三态门Ⅱ（13）、三态门Ⅲ（14）、三态门Ⅳ（15）、三态门Ⅴ（16）、或门Ⅱ（17）、或门Ⅲ（18）、或门Ⅳ（19）、或门Ⅴ（20）和或非门（21）；与运算Ⅰ（9）的多操作位输入端和命令译码与操作位存储模块（Ⅰ）的多操作位输出端连接；操作位输入端和三态门Ⅰ（12）的输出端、三态门Ⅱ（13）的输出端及三态门Ⅲ（14）的输出端连接；与运算Ⅰ（9）的运算结果输出端与二选一选择器Ⅰ（11）的一个输入端连接；

或运算Ⅰ（10）的多操作位输入端和命令译码与操作位存储模块（Ⅰ）的多操作位输出端连接；操作位输入端和三态门Ⅰ（12）的输出端、三态门Ⅱ（13）的输出端及三态门Ⅲ（14）的输出端连接；运算结果输出端与二选一选择器Ⅰ（11）的另一个输入端连接；

二选一选择器Ⅰ（11）的选择控制输入端和或门Ⅳ（19）的输出端连接；选择结果输出端和三态门Ⅴ（16）的输入端连接；

三态门Ⅰ（12）的输入端和三态门Ⅰ（12）的控制端及命令译码与操作位存储模块（Ⅰ）的LD命令输出端连接；三态门Ⅰ（12）的输出端与三态门Ⅱ（13）的输出端、三态门Ⅲ（14）的输出端、与运算Ⅰ（9）的操作位输入端及或运算Ⅰ（10）的操作位输入端连接；

三态门Ⅱ（13）的输入端和命令译码与操作位存储模块（Ⅰ）的LD命令输出端连接；控制端与命令译码与操作位存储模块（Ⅰ）的LDR命令输出端连接；

三态门Ⅲ（14）的输入端和三态门Ⅳ（15）的输出端连接；控制端和或门Ⅱ（17）的输出端连接；

三态门Ⅳ（15）的输入端和位堆栈存储器（51）连接；控制端和或门Ⅴ（20）的输出端连接；

三态门Ⅴ（16）的控制端和或门Ⅴ（20）的输出端连接；输出端与位堆栈存储器（51）连接；

或门Ⅱ（17）的两个输入端分别和命令译码与操作位存储模块（Ⅰ）的AND命令输出端及OR命令输出端连接；

或门Ⅲ（18）的两个输入端分别和命令译码与操作位存储模块（Ⅰ）的LD命令输出端及AND命令输出端连接；输出端和或门Ⅳ（19）的一个输入端连接；

或门Ⅳ（19）的另一个输入端和或非门Ⅰ（21）的输出端连接；

或门Ⅴ（20）的四个输入端分别和命令译码与操作位存储模块（Ⅰ）的LD命令输出端、LDR命令输出端、OR命令输出端及AND命令输出端连接；

或非门Ⅰ（21）的两个输入端分别和命令译码与操作位存储模块（Ⅰ）的LDR命令输出端及OR命令输出端连接。

5.如权利要求4所述的一种并行操作逻辑运算及其控制器，其特征在于：所述双操作位逻辑运算控制模块（Ⅳ）包括与运算Ⅱ（22）、或运算Ⅱ（23）、二选一选择器Ⅱ（24）、锁存器（25）、三态门Ⅵ（26）、三态门Ⅶ（27）和或门Ⅵ（28）；与运算Ⅱ（22）的操作位1输入端与锁存器（25）的输出端连接；操作位2输入端和三态门Ⅵ（26）的输出端连接；运算结果输出端与二选一选择器Ⅱ（24）的一个输入端连接；

或运算Ⅱ（23）的操作位1输入端与锁存器（25）的输出端连接；操作位2输入端和三态门Ⅵ（26）的输出端连接；运算结果输出端与二选一选择器Ⅱ（24）的另一个输入端连接；

二选一选择器Ⅱ（24）的选择控制输入端和命令译码与操作位存储模块（Ⅰ）的ANB命令输出端连接；选择结果输出端和三态门Ⅶ（27）的输入端连接；

锁存器（25）的位信息输入端与三态门Ⅵ（26）的输出端连接；锁存脉冲输入端与脉冲②输出端连接；

三态门Ⅵ（26）的输入端与位堆栈存储器（51）连接；控制端和或门Ⅵ（28）的输出端连接；

三态门Ⅶ（27）的控制端和或门Ⅵ（28）的输出端连接；输出端与位堆栈存储器（51）连接；

或门Ⅵ（28）的两个输入端分别和命令译码与操作位存储模块（Ⅰ）的ORB命令输出端及AND命令输出端连接。

6.如权利要求5所述的一种并行操作逻辑运算及其控制器，其特征在于：所述时序控制模块（Ⅴ）包括或门Ⅶ（29）、或门Ⅷ（30）、或门Ⅸ（31）、或门Ⅹ（32）、或门Ⅺ（33）、或门Ⅻ（34）、或门ⅩⅢ（35）、或门ⅩⅣ（36）、与门Ⅲ（37）、与门Ⅳ（38）、与门Ⅴ（39）、与门Ⅵ（40）、与门Ⅶ（41）、与门Ⅷ（42）、与门Ⅸ（43）、与门Ⅹ（44）、与门Ⅺ（45）、与门Ⅻ（46）、与门ⅩⅢ（47）、与门ⅩⅣ（48）、与门ⅩⅤ（49）和三态门Ⅷ（50）；或门Ⅶ（29）的两个输入端分别和命令译码与操作位存储模块（Ⅰ）的LDR命令输出端及LD命令输出端连接；输出端和与门Ⅲ（37）的一个输入端及与门Ⅳ（38）的一个输入端连接；

或门Ⅷ（30）的两个输入端分别和命令译码与操作位存储模块（Ⅰ）的OR命令输出端及AND命令输出端连接；或门Ⅷ（30）的输出端和与门Ⅴ（39）的一个输入端及与门Ⅵ（40）的一个输入端连接；

或门Ⅸ（31）的两个输入端分别和命令译码与操作位存储模块（Ⅰ）的ORB命令输出端及ANB命令输出端连接；或门Ⅸ（31）的输出端和与门Ⅶ（41）的一个输入端、与门Ⅷ（42）的一个输入端、与门Ⅸ（43）的一个输入端及与门Ⅹ（44）的一个输入端连接；

或门Ⅹ（32）的三个输入端分别和命令译码与操作位存储模块（Ⅰ）的OUT命令输出端、SET命令输出端及RST命令输出端连接；或门Ⅹ（32）的输出端和与门ⅩⅣ（48）的一个输入端、与门ⅩⅤ（49）的一个输入端及输出控制器（Ⅶ）连接；

或门Ⅺ（33）的二个输入端分别和与门Ⅲ（37）的输出端及与门Ⅻ（46）的输出端连接；或门Ⅺ（33）的输出端与先进后出位单元堆栈（Ⅵ）连接；

或门Ⅻ（34）的五个输入端分别和与门Ⅴ（39）的输出端、与门Ⅸ（43）的输出端、与门Ⅶ（41）的输出端、与门Ⅺ（45）的输出端及与门ⅩⅣ（48）的输出端连接；或门Ⅻ（34）的输出端与先进后出位单元堆栈（Ⅵ）连接；

或门ⅩⅢ（35）的四个输入端分别和与门Ⅳ（38）的输出端、与门Ⅵ（40）的输出端、与门Ⅹ（44）的输出端及与门ⅩⅢ（47）的输出端连接；或门ⅩⅢ（35）的输出端与先进后出位单元堆栈（Ⅵ）连接；

或门ⅩⅣ（36）的两个输入端分别和与门Ⅷ（42）的输出端及与门ⅩⅤ（49）的输出端连接；或门ⅩⅣ（36）的输出端与先进后出位单元堆栈（Ⅵ）连接；

与门Ⅲ（37）的另一个输入端与脉冲①输出端连接；

与门Ⅳ（38）的另一个输入端与脉冲②输出端连接；

与门Ⅴ（39）的另一个输入端与脉冲①输出端连接；

与门Ⅵ（40）的另一个输入端与脉冲②输出端连接；

与门Ⅶ（41）的另一个输入端与脉冲①输出端连接；

与门Ⅷ（42）的另一个输入端与脉冲②输出端连接；

与门Ⅸ（43）的另一个输入端与脉冲③输出端连接；

与门Ⅹ（44）的另一个输入端与脉冲④输出端连接；

与门Ⅺ（45）的二个输入端分别与脉冲①输出端和命令译码与操作位存储模块（Ⅰ）的MPS命令输出端连接；

与门Ⅻ（46）的二个输入端分别与脉冲②输出端和命令译码与操作位存储模块（Ⅰ）的MPS命令输出端连接；

与门ⅩⅢ（47）的二个输入端分别与脉冲③输出端和命令译码与操作位存储模块（Ⅰ）的MPS命令输出端连接；

与门ⅩⅣ（48）的另一个输入端与脉冲①输出端连接；

与门ⅩⅤ（49）的另一个输入端与脉冲②输出端连接；

三态门Ⅷ（50）的输入端与位堆栈存储器（51）连接；三态门Ⅷ（50）的输出端与堆栈存储器（51）连接；三态门Ⅷ（50）的控制端和命令译码与操作位存储模块（Ⅰ）的MPS命令输出端连接。

7.如权利要求6所述的一种并行操作逻辑运算及其控制器，其特征在于：所述先进后出位单元堆栈（Ⅵ）包括位堆栈存储器（51）和加1或减1计数器（52）；

所述位堆栈存储器（51）的出栈脉冲输入端和时序控制模块（Ⅴ）的或门Ⅻ（34）的输出端连接；压栈脉冲输入端和时序控制模块（Ⅴ）的或门ⅩⅢ（35）的输出端连接；位堆栈存储器（51）的位信息输出端与多操作位逻辑运算控制模块（Ⅲ）的三态门Ⅳ（15）的输入端、双操作位逻辑运算控制模块（Ⅳ）的三态门Ⅵ（26）的输入端、时序控制模块（Ⅴ）的三态门Ⅷ（50）的输入端及输出控制器（Ⅶ）连接；位堆栈存储器（51）的位信息输入端与多操作位逻辑运算控制模块（Ⅲ）的三态门Ⅴ（16）的输出端、双操作位逻辑运算控制模块（Ⅳ）的三态门Ⅶ（27）的输出端及时序控制模块（Ⅴ）的三态门Ⅷ（50）的输出端连接；位堆栈存储器（51）的地址输入端与加1或减1计数器（52）的计数输出端连接；

所述加1或减1计数器（52）的复位输入端和命令译码与操作位存储模块（Ⅰ）的模块复位命令输出端连接；加1或减1计数器（52）的堆栈地址加1脉冲输入端与时序控制模块（Ⅴ）的或门Ⅺ（33）的输出端连接；加1或减1计数器（52）的堆栈地址减1脉冲输入端与时序控制模块（Ⅴ）的或门ⅩⅣ（36）的输出端连接。

8.如权利要求7所述的一种并行操作逻辑运算及其控制器，其特征在于：所述输出控制器（Ⅶ）包括位单元暂存器（53）、与门ⅩⅥ（54）、二选一选择器Ⅲ（55）、与非门（56）、或非门Ⅱ（57）、三态门Ⅸ（58）和非门Ⅱ（59）；所述位单元暂存器（53）的写入脉冲CP端和与门ⅩⅥ（54）的输出端连接，D输入端与二选一选择器Ⅲ（55）的输出端连接；位单元暂存器（53）的输出端与三态门Ⅸ（58）的输入端连接；

与门ⅩⅥ（54）的二个输入端分别与时序控制模块（Ⅴ）的或门Ⅹ（32）的输出端和脉冲②输出端连接；

二选一选择器Ⅲ（55）的二个输入端分别与位堆栈存储器（51）的位信息输出端和与非门（56）的输出端连接；二选一选择器Ⅲ（55）的控制端和命令译码与操作位存储模块（Ⅰ）的RST命令输出端连接；

与非门（56）的二个输入端分别与位堆栈存储器（51）的位信息输出端和命令译码与操作位存储模块（Ⅰ）的RST命令输出端连接；

或非门Ⅱ（57）的二个输入端分别与系统RD信号线和非门Ⅱ（59）的输出端连接；或非门Ⅱ（57）的输出端与三态门Ⅸ（58）的控制端连接；

三态门Ⅸ（58）的输出端与系统数据总线D₀位连接；

非门Ⅱ（59）的输入端与时序控制模块（Ⅴ）的或门Ⅹ（32）的输出端连接。

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