CN202797926U - 一种限流电路 - Google Patents

Abstract

本实用新型公开了一种限流电路，包括输入端（IN）、输出端（OUT），还包括：第一PMOS晶体管（P1）、第二PMOS晶体管（P2）、第三PMOS晶体管（P3）、第四PMOS晶体管（P4）、第一NMOS晶体管（N1）、第二NMOS晶体管（N2）、第三NMOS晶体管（N3）、第四NMOS晶体管（N4）、第五NMOS晶体管（N5）、第六NMOS晶体管（N6）、电阻（R1）和恒流源（I1）。本实用新型的有益效果是：电路结构简单，MOS管体较小功耗小，便于集成电路中的应用。

Description

一种限流电路

技术领域

本实用新型涉及一种限流电路。

背景技术

在一些便携式电子电路中，部分的电路所需电流较小，因此就需要对电流进行限制。现有技术的限流电路一般是通过双极型晶体管和/或电阻构建限流限流电路。这种限流电路自身的功耗较大，在集成电路里双极型晶体管和/或电阻在半导体集成电路里面所占面积较大，不利于集成电路的应用。

实用新型内容

本实用新型的发明目的在于：针对上述存在的问题，提供一种MOS结构的限流电路。

本实用新型采用的技术方案是这样的：一种限流电路，包括输入端、输出端，该电路还包括：第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管、第四NMOS晶体管、第五NMOS晶体管、第六NMOS晶体管、电阻和恒流源。

电压源连接至第一PMOS晶体管的源极、第二PMOS晶体管的源极、第三PMOS晶体管的源极和第四PMOS晶体管的源极；输入端连接至第一PMOS晶体管的漏极和第二PMOS晶体管的栅极；第一PMOS晶体管的栅极和第一NMOS晶体管的漏极通过电阻连接至电压源；第二PMOS晶体管的漏极连接至第一NMOS晶体管的栅极和第二NMOS晶体管的漏极；第三PMOS晶体管的栅极和第四PMOS晶体管的栅极连接至第三PMOS晶体管的漏极和第五NMOS晶体管的漏极；第四PMOS晶体管的漏极连接至第二NMOS晶体管的栅极、第三NMOS晶体管的栅极和漏极；第一NMOS晶体管的源极、第二NMOS晶体管的源极、第三NMOS晶体管的源极和第四NMOS晶体管的漏极连接至输出端；第四NMOS晶体管的源极、第五NMOS晶体管的源极和第六NMOS晶体管的源极均接地；第四NMOS晶体管的栅极和漏极、第五NMOS晶体管的栅极和漏极、第六NMOS晶体管的栅极和漏极均通过恒流源连接至电压源。

在上述的电路中，所述第一PMOS晶体管与第二PMOS晶体管为参数相同的PMOS晶体管。

在上述的电路中，所述第三PMOS晶体管与第四PMOS晶体管为参数相同的PMOS晶体管。

在上述的电路中，所述第一NMOS晶体管与第二NMOS晶体管为参数相同的NMOS晶体管。

在上述的电路中，所述第四NMOS晶体管、第五NMOS晶体管和第六NMOS晶体管为参数相同的NMOS晶体管。

综上所述，由于采用了上述技术方案，本实用新型的有益效果是：电路结构简单，MOS管体较小功耗小，便于集成电路中的应用。

附图说明

图1是本实用新型限流电路的电路原理图。

具体实施方式

下面结合附图，对本实用新型作详细的说明。

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

如图1所示，是本实用新型限流电路的电路原理图。

本实用新型的一种限流电路，包括输入端IN、输出端OUT，该电路还包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第三PMOS晶体管P3、第四PMOS晶体管P4、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3、第四NMOS晶体管N4、第五NMOS晶体管N5、第六NMOS晶体管N6、电阻R1和恒流源I1。

下面结合附图1对本实用新型上述的各电子元器件之间的连接关系做详细说明：电压源VDD连接至第一PMOS晶体管P1的源极、第二PMOS晶体管P2的源极、第三PMOS晶体管P3的源极和第四PMOS晶体管P4的源极；输入端IN连接至第一PMOS晶体管P1的漏极和第二PMOS晶体管P2的栅极；第一PMOS晶体管P1的栅极和第一NMOS晶体管N1的漏极通过电阻R1连接至电压源VDD；第二PMOS晶体管P2的漏极连接至第一NMOS晶体管N1的栅极和第二NMOS晶体管N2的漏极；第三PMOS晶体管P3的栅极和第四PMOS晶体管P4的栅极连接至第三PMOS晶体管P3的漏极和第五NMOS晶体管N5的漏极；第四PMOS晶体管P4的漏极连接至第二NMOS晶体管N2的栅极、第三NMOS晶体管N3的栅极和漏极；第一NMOS晶体管N1的源极、第二NMOS晶体管N2的源极、第三NMOS晶体管N3的源极和第四NMOS晶体管N4的漏极连接至输出端OUT；第四NMOS晶体管N4的源极、第五NMOS晶体管N5的源极和第六NMOS晶体管N6的源极均接地；第四NMOS晶体管N4的栅极和漏极、第五NMOS晶体管N5的栅极和漏极、第六NMOS晶体管N6的栅极和漏极均通过恒流源I1连接至电压源VDD。

在本实用新型上述技术方案的电路中，所述第一PMOS晶体管P1与第二PMOS晶体管P2采用参数相同的PMOS晶体管。

在本实用新型上述技术方案的电路中，所述第三PMOS晶体管P3与第四PMOS晶体管P4采用参数相同的PMOS晶体管。

在本实用新型上述技术方案的电路中，所述第一NMOS晶体管N1与第二NMOS晶体管N2采用参数相同的NMOS晶体管。

在本实用新型上述技术方案的电路中，所述第四NMOS晶体管N4、第五NMOS晶体管N5和第六NMOS晶体管N6采用参数相同的NMOS晶体管。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (5)

1.一种限流电路，包括输入端（IN）、输出端（OUT），其特征在于，还包括：第一PMOS晶体管（P1）、第二PMOS晶体管（P2）、第三PMOS晶体管（P3）、第四PMOS晶体管（P4）、第一NMOS晶体管（N1）、第二NMOS晶体管（N2）、第三NMOS晶体管（N3）、第四NMOS晶体管（N4）、第五NMOS晶体管（N5）、第六NMOS晶体管（N6）、电阻（R1）和恒流源（I1）；

电压源（VDD）连接至第一PMOS晶体管（P1）的源极、第二PMOS晶体管（P2）的源极、第三PMOS晶体管（P3）的源极和第四PMOS晶体管（P4）的源极；输入端（IN）连接至第一PMOS晶体管（P1）的漏极和第二PMOS晶体管（P2）的栅极；第一PMOS晶体管（P1）的栅极和第一NMOS晶体管（N1）的漏极通过电阻（R1）连接至电压源（VDD）；第二PMOS晶体管（P2）的漏极连接至第一NMOS晶体管（N1）的栅极和第二NMOS晶体管（N2）的漏极；第三PMOS晶体管（P3）的栅极和第四PMOS晶体管（P4）的栅极连接至第三PMOS晶体管（P3）的漏极和第五NMOS晶体管（N5）的漏极；第四PMOS晶体管（P4）的漏极连接至第二NMOS晶体管（N2）的栅极、第三NMOS晶体管（N3）的栅极和漏极；第一NMOS晶体管（N1）的源极、第二NMOS晶体管（N2）的源极、第三NMOS晶体管（N3）的源极和第四NMOS晶体管（N4）的漏极连接至输出端（OUT）；第四NMOS晶体管（N4）的源极、第五NMOS晶体管（N5）的源极和第六NMOS晶体管（N6）的源极均接地；第四NMOS晶体管（N4）的栅极和漏极、第五NMOS晶体管（N5）的栅极和漏极、第六NMOS晶体管（N6）的栅极和漏极均通过恒流源（I1）连接至电压源（VDD）。

2.根据权利要求1所述的限流电路，其特征在于，所述第一PMOS晶体管（P1）与第二PMOS晶体管（P2）为参数相同的PMOS晶体管。

3.根据权利要求1所述的限流电路，其特征在于，所述第三PMOS晶体管（P3）与第四PMOS晶体管（P4）为参数相同的PMOS晶体管。

4.根据权利要求1所述的限流电路，其特征在于，所述第一NMOS晶体管（N1）与第二NMOS晶体管（N2）为参数相同的NMOS晶体管。

5.根据权利要求1所述的限流电路，其特征在于，所述第四NMOS晶体管（N4）、第五NMOS晶体管（N5）和第六NMOS晶体管（N6）为参数相同的NMOS晶体管。

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