CN202735509U

CN202735509U - 基于千兆网的雷达高速数据传输装置

Info

Publication number: CN202735509U
Application number: CN 201220381110
Authority: CN
Inventors: 谢承华
Original assignee: CHENGDU YUANWANG TECHNOLOGY Co Ltd
Current assignee: CHENGDU YUANWANG TECHNOLOGY Co Ltd
Priority date: 2012-08-02
Filing date: 2012-08-02
Publication date: 2013-02-13
Anticipated expiration: 2022-08-02

Abstract

本实用新型公开了一种基于千兆网的雷达高速数据传输装置，包括先进先出数据缓存器、现场可编程门阵列、千兆以太网物理芯片和存储器，先进先出数据缓存器的输入端与雷达接收机的IQ数据流输出端连接，先进先出数据缓存器的输出端与现场可编程门阵列的信号输入端连接，现场可编程门阵列的信号输出端与千兆以太网物理芯片的输入端连接，千兆以太网物理芯片的输出端与终端计算机连接，现场可编程门阵列的存储端口与存储器连接。本实用新型采用现场可编程门阵列对数据进行处理，具有高速运算的特点，缩减了系统组成，降低了复杂度和硬件要求，提高了适应力；通过采用千兆以太网物理芯片与终端计算机连接，增大了数据传输带宽，扩展了应用领域。

Description

基于千兆网的雷达高速数据传输装置

技术领域

本实用新型涉及一种雷达数据传输装置，尤其涉及一种基于千兆网的雷达高速数据传输装置。

背景技术

在现有天气雷达系统中的雷达数据传输装置多采用PCI总线结构，该结构中，数字中频接收机对中频回波直接采样和实时数字下变频处理，得到基带IQ数据，并通过数据总线输出至信号处理器；信号处理器采用PCI总线结构与终端计算机相连，以DMA方式将IQ数据传送至计算机。随着数字中频接收机处理精度的不断提高，处理带宽的不断增加，基带IQ数据率也大幅提高，特别是对于双极化多普勒天气雷达，其需要同时接收和处理两个通道的数据，在距离分辨率为50米、数据精度为16位浮点时，其基带IQ数据率达到了384Mbps，这对于基于PCI总线的传统雷达数据传输装置提出了严峻挑战，原因是：数字中频接收机输出的IQ数据采用并行总线连接至信号处理器，传输方式为单向同步传输，数据在同步时钟的上升沿和下降沿有效，传输位宽为16位；信号处理器采用半长/全长PCI板卡结构，与计算机终端的PCI总线位宽32位，最大传输速率为480Mbps。该结构较为复杂，板级连线较多，且目前主流计算机绝大多数均不支持PCI接口，从而限制了该方案的应用。

综上，现有天气雷达系统中的雷达数据传输装置的缺陷为：结构复杂、连接线较多；传输数据易受到外部电磁干扰；板卡对计算机硬件要求苛刻；传输数据带宽较小。

发明内容

本实用新型的目的就在于为了解决上述问题而提供一种基于千兆网的雷达高速数据传输装置。

本实用新型通过以下技术方案来实现上述目的：

本实用新型所述基于千兆网的雷达高速数据传输装置，其信号输入端与雷达接收机的IQ数据流输出端连接，其信号输出端与终端计算机连接，所述基于千兆网的雷达高速数据传输装置包括先进先出数据缓存器、现场可编程门阵列、千兆以太网物理芯片和存储器，所述先进先出数据缓存器的信号输入端为所述雷达高速数据传输装置的信号输入端，所述先进先出数据缓存器的信号输出端与所述现场可编程门阵列的信号输入端连接，所述现场可编程门阵列的信号输出端与所述千兆以太网物理芯片的信号输入端连接，所述千兆以太网物理芯片的信号输出端为所述雷达高速数据传输装置的信号输出端，所述现场可编程门阵列的存储端口与所述存储器连接。

本实用新型以现场可编程门阵列（简称FPGA）为数据缓存和处理核心对数据进行处理，终端计算机通过千兆以太网口获取实时回波数据，并按照数据格式要求进行数据包拆分和重构，得到符合雷达特征的数据包，便于后续算法进行雷达信号处理。终端计算机还能通过千兆以太网向所述雷达高速数据传输装置发送雷达控制命令，控制其按参数要求产生雷达控制时序，以协调雷达系统有节奏的工作。

具体地，所述现场可编程门阵列采用ALTERA公司的STRATIX II系列芯片；所述千兆以太网物理芯片采用10M、100M、1000M网速的型号为“88E1111”的收发芯片。

所述存储器包括第二代双倍数据率同步动态随机存取存储器和FLASH存储器；所述第二代双倍数据率同步动态随机存取存储器采用两片型号为MT47H64M8CB的芯片，所述FLAH存储器采用型号为S29GL512N的芯片。

本实用新型的有益效果在于：

本实用新型采用现场可编程门阵列对数据进行处理，具有高速运算的特点，缩减了系统组成，降低了复杂度和硬件要求，提高了适应力；通过采用千兆以太网物理芯片与终端计算机连接，简化了雷达系统结构，降低了设备成本和维护成本，增大了数据传输带宽，提高系统可靠性和稳定性，扩展了应用领域。

附图说明

图1是本实用新型所述基于千兆网的雷达高速数据传输装置的电路结构框图。

具体实施方式

下面结合附图对本实用新型作进一步说明：

如图1所示，本实用新型所述基于千兆网的雷达高速数据传输装置，包括先进先出数据缓存器FIFO、现场可编程门阵列FPGA、千兆以太网物理芯片PHY、第二代双倍数据率同步动态随机存取存储器DDR2 SDRAM和FLASH存储器，先进先出数据缓存器FIFO的信号输入端与雷达接收机的IQ数据流输出端连接，先进先出数据缓存器FIFO的的信号输出端与现场可编程门阵列FPGA的信号输入端连接，现场可编程门阵列FPGA的信号输出端与千兆以太网物理芯片PHY的信号输入端连接，千兆以太网物理芯片PHY的信号输出端与终端计算机连接，现场可编程门阵列FPGA的存储端口分别与第二代双倍数据率同步动态随机存取存储器DDR2 SDRAM和FLASH存储器连接。

上述结构中，具体的部件选型及工作原理如下：

1、先进先出数据缓存器FIFO：

先进先出数据缓存器FIFO由两片高速SSRAM组成，采用独立数据总线和地址总线结构，乒乓模式工作，实现高速数据实时缓存，将持续速率雷达IQ数据通过缓冲输出间歇的突发高速数据，从而满足后端数据流处理的协调一致。

2、现场可编程门阵列FPGA：

FPGA采用ALTERA公司STRATIX II系列芯片，工作时钟可达400MHz以上，片内逻辑单元和RAM等资源丰富，与芯片外部的DDR2 SDRAM和FLASH一起构建NIOS 2嵌入式系统，作为数据控制和调度的核心。

主要实现的功能有：

（1）GEN回波数据封装：

雷达中频输出的IQ数据采用串行浮点格式，GEN装置首先进行高速串并转换，得到16位并行IQ数据，然后在同步时钟上升沿取出I数据，在时钟下降沿取出Q数据，缓存于FPGA内部RAM中。由于雷达数据具有较高的相参同步要求，在接收到一帧IQ数据后还需进行数据封装，加上帧头。

（2）INS协议打包：

根据UDP协议要求，每一帧UDP包必须包含IP头和UDP头信息，故需进行UDP数据封装，根据参数要求指定包长度、源/目标IP地址、源/目标端口号等内容。

（3）API数据格式转换：

在完成GEN数据封装和INS协议打包处理后，生成UDP数据包，该数据包还需进行API数据格式转换，以符合TSE MAC的输入数据格式和时序要求，格式转换包括数据位宽调整、数据包填充等。

（4）TSE MAC接口：

TSE MAC采用ALTERA提供的IP核，用于协议层与物理层芯片的接口连接，在NIOS 2系统调度下产生标准GMII接口时序。

（5）NIOS 2嵌入式系统建立：

NIOS 2硬件系统由DDR2 SDRAM、FLASH和FPGA组成，通过ALTERA提供的SOPCBuilder生成嵌入式系统，指定内存空间、程序空间和外部接口映射，构建最小控制系统。在Nios2硬件系统中，各个设备都是通过Avalon-MM总线与CPU进行互联(基本结构由数据/地址/读写控制信号构成)，通过SOPC环境进行设备连接和地址分配。通过对设备地址的读写访问，实现对设备的管理。

（6）基于NIOS 2嵌入式系统的TCP、UDP数据通信控制：

终端计算机与NIOS 2系统的通信包含交互式握手、雷达IQ数据传输和雷达控制命令发送三部分。在初次连接时，终端计算机需通过TCP方式向NIOS 2系统发起通信请求，在后者正确响应后配置通信端口，然后由NIOS 2控制向终端计算机发送UDP数据包；终端计算机向本装置发送雷达控制参数采用TCP协议，数据量小，支持重传机制，保证控制参数准确传达。

3、千兆以太网物理芯片PHY：

千兆以太网物理芯片PHY采用10M、100M、1000M三种网速的千兆以太网收发芯片，其型号为88E1111，与FPGA内部TSE MAC采用GMII接口，88E1111内部的寄存器与TSE MAC的MDIO接口相连，在NIOS 2系统调度下由TSE MAC对其进行控制和配置。

4、DDR2 SDRAM及FLASH芯片：

DDR2 SDRAM采用两片MT47H64M8CB,单片存储容量64M×8bits，作为Nios2系统的运行内存空间，FLASH则选用S29GL512N，存储容量512Mbits，用于嵌入式系统的程序存储。通过ALTERA QuartusII中的Parallel Flash Loader模块将FPGA硬件程序通过JTAG的方式下载到FLASH中，并在Nios2 IDE环境下将程序下载到FLASH中，实现程序上电即配置FPGA硬件程序和Nios2系统。

主要技术指标如下：

（1）雷达数据最大传输速率：≥500Mbps；

（2）支持双通道IQ数据传输，最大带宽：≤6MHz；

（3）网络数据传输掉包率：≤1‰；

（4）UDP数据传输网络带宽利用率：≥60%@500Mbps；

（5）最大传输距离：点对点双绞线传输≥30m，其他方式下取决于传输介质。

Claims

1.一种基于千兆网的雷达高速数据传输装置，其信号输入端与雷达接收机的IQ数据流输出端连接，其信号输出端与终端计算机连接，其特征在于：包括先进先出数据缓存器、现场可编程门阵列、千兆以太网物理芯片和存储器，所述先进先出数据缓存器的信号输入端为所述雷达高速数据传输装置的信号输入端，所述先进先出数据缓存器的信号输出端与所述现场可编程门阵列的信号输入端连接，所述现场可编程门阵列的信号输出端与所述千兆以太网物理芯片的信号输入端连接，所述千兆以太网物理芯片的信号输出端为所述雷达高速数据传输装置的信号输出端，所述现场可编程门阵列的存储端口与所述存储器连接。

2.根据权利要求1所述的基于千兆网的雷达高速数据传输装置，其特征在于：

所述现场可编程门阵列采用ALTERA公司的STRATIX II系列芯片。

3.根据权利要求1所述的基于千兆网的雷达高速数据传输装置，其特征在于：

所述千兆以太网物理芯片采用10M、100M、1000M网速的型号为“88E1111”的收发芯片。

4.根据权利要求1所述的基于千兆网的雷达高速数据传输装置，其特征在于：

所述存储器包括第二代双倍数据率同步动态随机存取存储器和FLASH存储器。

5.根据权利要求4所述的基于千兆网的雷达高速数据传输装置，其特征在于：

所述第二代双倍数据率同步动态随机存取存储器采用两片型号为MT47H64M8CB的芯片，所述FLAH存储器采用型号为S29GL512N的芯片。