CN202600424U - 基于pxi总线的64路块隔离数字i/o模块 - Google Patents
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Abstract
本实用新型基于PXI总线的64路块隔离数字I/O模块，包括PXI总线接口电路、FPGA核心控制电路以及数字I/O通道电路；PXI总线接口电路包括PXI接口电路、PXI总线端匹配电路以及PXI总线接口芯片及配置电路，FPGA核心控制电路包括FPGA芯片、时钟电路存储器、综合复位管理电路、局部总线以及FPGA配置芯片，数字I/O通道电路包括四个输入块和四个输出块，输入块的输出端与FPGA核心控制电路连接，输出块的输入端与FPGA核心控制电路连接。本实用新型解决的技术问题为基于PXI总线64路块隔离数字I/O模块，广泛用于数字I/O信号的输入采集与输出控制，无需电平转换，使用非常方便。
Description
技术领域
本实用新型属于拟仪器测试测量技术领域，在PXI自动测试系统的应用中，具体为基于PXI总线的64路块隔离数字I/O模块。
背景技术
PXI总线作为国际PXI系统联盟发布的虚拟仪器接口总线，目前的应用已经涉及到自动化测试的各个方面。虚拟仪器技术是一种基于计算机的数字化测量测试技术，利用标准、专业、高性能的模块化硬件产品来代替传统仪器，依靠计算机强大的功能把传统仪器的专业测试功能软件化，使得自动化测试系统的性能更高，扩展性更强，兼容性更好，开发时间更短。PXI64路块隔离数字I/O模块就是针对数字I/O信号进行处理的专业的高性能的标准的模块化产品。
本实用新型提供一种基于PXI总线的64路块隔离数字I/O模块，在工业控制或自动化测试系统中，该模块广泛用于数字I/O信号的输入采集与输出控制，可以直接外接传感器或其它电子设备等，无需电平转换，使用非常方便。
在PXI自动测试系统的应用中，能够通过该模块针对被测对象的数字I/O信号进行采集或输出控制，使得用户能够依靠计算机来实现复杂而有序的数字I/O信号的输入实时采集、输出控制、分析、处理、显示及保存等。
实用新型内容
本实用新型解决的技术问题为基于PXI总线，提供一种基于PXI总线的64路块隔离数字I/O模块。
本实用新型的技术问题解决方案：
一种基于PXI总线的64路块隔离数字I/O模块，其特殊之处在于：
包括PXI总线接口电路、FPGA核心控制电路以及数字I/O通道电路；
所述PXI总线接口电路包括用于提供PXI总线接口的PXI接口电路、用于消除PXI总线在传输过程中信号反射的PXI总线端匹配电路以及用于将PXI总线转换为局部总线的PXI总线接口芯片及配置电路，所述PXI总线端匹配电路连接PXI接口电路和PXI总线接口芯片；
所述FPGA核心控制电路包括FPGA芯片、时钟电路存储器、综合复位管理电路、局部总线以及FPGA配置芯片，
时钟电路：用于为PXI总线接口芯片的局部总线和FPGA芯片通讯提供所需时钟参考，并通过FPGA芯片内部时钟分配为FPGA芯片内部电路提供时钟参考；
存储器：用于存储各路数字I/O输出通道的上电初始状态的数字I/O输出状态；
综合复位管理电路：用于在产品上电时为FPGA芯片提供复位信号；
FPGA配置芯片：用于存储FPGA芯片的硬件程序代码，并在FPGA芯片加电时自动装载其程序代码；
局部总线：用于连接FPGA芯片和PXI总线接口芯片；所述FPGA芯片包括可编程上电输出状态电路、JTAG调试接口、局部总线管理电路、数字滤波电路和状态监测电路以及数字I/O接口；
可编程上电输出状态电路：用于在产品上电时，从存储器中获取输出I/O状态，同时将该电路所需的输出I/O状态存入存储器中；
JTAG调试接口：用于实现FPGA芯片和FPGA配置芯片的连接；
数字I/O接口：用于将数字I/O通道电路和FPGA芯片连接；
局部总线管理电路：实现和PXI总线接口芯片及配置芯片连接的局部总线的管理、并对计算机的指令进行解析并回应、实现数字I/O输入信号状态的实时监测，数字滤波，并对各数字I/O信号输出通道的上电初始状态进行管理和设置；
所述数字I/O通道电路包括四个输入块和四个输出块，所述输入块的输出端与FPGA核心控制电路连接，所述输出块的输入端与FPGA核心控制电路连接，每个输入块包括八路数字I/O信号输入通道以及每个通道所使用的隔离电路及限流电阻，所述输出块包括八路数字I/O信号输出通道以及每个通道所使用的功率驱动电路和光电隔离电路。
上述PXI接口电路包括第一接口P1和第二接口P2，所述第一接口P1和第二接口P2的输入端均与PXI机箱连接，所述第一接口P1和第二接口P2的输入端均与PXI总线端匹配电路连接。
上述PXI总线端匹配电路包括13路并联的排阻RN1-RN13，每个排阻的输入端与PXI接口电路连接，所述每个排阻的输出端与PXI总线接口芯片。
包括与FPGA核心控制电路和数字I/O通道电路连接的电源变化电路，
所述电源变化电路为线性电压调节电路包括第一电源芯片U57，第二电源芯片U58，电源变化电路分别为FPGA核心控制电路和数字I/O通道电路提供电源。
上述综合复位管理电路包括专用上电复位芯片U61，所述专用上电复位芯片U61与PXI总线接口芯片的局部总线端相连，并通过PXI总线接口芯片为FPGA提供复位信号。
PXI总线接口芯片及配置电路包括相互连接的PXI总线接口芯片U53和配置芯片U54，PXI总线接口芯片U53的总线端连接PXI总线接口电路，PXI总线接口芯片U53的局部总线端连接FPGA芯片。
上述FPGA芯片为FPGA芯片U55，所述FPGA配置芯片为FPGA配置芯片U52，所述时钟电路包括晶振芯片U60，所述存储器包括存储芯片U56，
所述FPGA芯片U55与PXI总线接口芯片U53的局部总线端和I/O输入输出模块连接；
所述FPGA芯片U55与晶振芯片U60连接，所述PGA芯片U55与存储芯片U56相互连接。
上述隔离电路包括32路第一光耦芯片U1-U32，所述第一光耦芯片的输入端连接前面板接口，所述光耦芯片的输出端连接FPGA芯片的数字滤波电路和状态监测电路。
上述光电隔离电路包括第二光耦芯片U70-U101，
所述功率驱动电路包括电源芯片U35-U38、达林顿阵列芯片U39-U42和缓冲芯片U48-U51，
所述缓冲芯片U48-U51连接FPGA芯片的输出控制管脚，对FPGA的输出状态控制信号提供缓冲，增加其驱动能力；
所述第二光耦芯片U70-U101的输入端连接缓冲芯片U48-U51的输出端，第二光耦芯片U70-U101的输出端连接达林顿阵列芯片U39-U42的输入端，其主要作用就是隔离前端面板接口与自身电源隔离，所述达林顿阵列芯片U39- U42为最终输出端，提高其各路I/O输出信号的电压和负载能力；电源芯片为光耦芯片的输出端提供驱动电源。
上述数字I/O信号输入通道还包括限流电阻电路，所述限流电阻电路包括32个电阻R1-R32，所述电阻R1-R32连接前面板接口的输入管脚和输入通道第一光隔芯片的输入端。
本实用新型所具有的优点：
1、本实用新型提供一种基于PXI总线的64路块隔离数字I/O模块，在工业控制或自动化测试系统中，该模块广泛用于数字I/O信号的输入采集与输出控制，可以直接外接传感器或其它电子设备等，无需电平转换，使用非常方便。
2、本实用新型因为采用了更大功率的限流电阻，其数字I/O输入通道的输入电压范围要更大。
附图说明
图1本实用新型总体功能结构示意图；
图2为本实用新型64路块隔离数字I/O模块之PXI接口电路原理图；
图3为本实用新型64路块隔离数字I/O模块之PXI总线端匹配电路原理图；
图4为本实用新型64路块隔离数字I/O模块之电源变换电路原理图；
图5为本实用新型64路块隔离数字I/O模块之综合复位管理电路原理图；
图6为本实用新型64路块隔离数字I/O模块之PXI总线接口芯片及功能设置电路原理图；
图7为本实用新型64路块隔离数字I/O模块之局部总线管理电路原理图；
图8为本实用新型64路块隔离数字I/O模块之JTAG调试接口及FPGA程序上电自动加载电路原理图；
图9为本实用新型64路块隔离数字I/O模块之数字I/O输出状态存储电路原理图；
图10为本实用新型64路块隔离数字I/O模块之局部总线时钟源及同步分配电路原理图；
图11为本实用新型64路块隔离数字I/O模块之数字I/O输出通道外接电源变换电路原理图；
图12为本实用新型64路块隔离数字I/O模块之FPGA数字输出状态缓冲驱动 电路原理图；
图13为本实用新型64路块隔离数字I/O模块之数字I/O输出通道光电隔离电路原理图；
图14为本实用新型64路块隔离数字I/O模块之数字I/O输出通道功率驱动电路原理图；
图15为本实用新型64路块隔离数字I/O模块之数字I/O输入通道光电隔离电路原理图。
具体实施方式
如图1所示，该图为PXI64路块隔离数字I/O模块总体功能框图。该模块从功能上主要分为三大部分：PXI总线接口电路、FPGA核心控制电路以及数字I/O通道电路。PXI总线接口电路是实现PXI总线到本地总线通讯接口的转换，并建立和FPGA的通讯，从而实现计算机对板卡前端数字I/O的输入状态的读取或输出状态的写入。FPGA核心控制电路主要实现对局部总线的通讯管理、前端各路数字I/O状态的实时监测、数字滤波、通道状态的上电管理，数字I/O信号的读取与输出控制。数字I/O通道电路主要实现板卡对数字I/O信号的隔离与电平转换以及功率驱动等。
如图2所示，该图为PXI64路块隔离数字I/O模块之PXI接口电路原理图。该电路提供PXI总线的接口，同时对一些功能管脚进行设置。该图中，PXI总线主要与图3中的对应管脚相连，具体请参见各图中对应的电路网络表。
如图3所示，该图为PXI64路块隔离数字I/O模块之PXI总线端匹配电路原理图。该端接电路主要为了消除PXI总线在传输过程中的信号反射，提高信号的质量。该电路主要连接图2和图6，具体的连接请参见各图中对应的电路网络表。
如图4所示，该图为PXI64路块隔离数字I/O模块之电源变换电路原理图。该电路主要为模块中各个芯片提供不同的电源。具体连接请参见各图中对应的电路网络表。
如图5所示，该图为PXI64路块隔离数字I/O模块之综合复位管理电路原理图。该电路主要实现模块的上电复位和对计算机复位信号的延迟处理。该电路主要连接图6和图7，具体的连接关系请参见各图中对应的电路网络表。
如图6所示，该电路为PXI64路块隔离数字I/O模块之PXI总线接口芯片及功能设置电路原理图。该电路主要把PXI总线转换为局部总线。该电路主要连接图7，具体连接关系请参见各图中对应的电路网络表。
如图7所示，该电路为PXI64路块隔离数字I/O模块之局部总线管理电路原理图。该电路主要实现和PXI总线接口芯片的通讯、局部总线的管理，并对上位计算机的指令进行解析并回应；同时，该电路还实现数字I/O输入信号状态的实时监测，数字滤波，并对各数字I/O信号输出通道的上电初始状态进行管理和设置。该电路主要连接图6和图8，具体的连接请参见各图中对应的电路网络表。
如图8所示，该电路为PXI64路块隔离数字I/O模块之JTAG调试接口及FPGA程序上电自动加载电路原理图。该电路主要为图7中的电路提供调试接口，同时存储其硬件程序代码，并在模块加电时自动装载其程序代码。该电路主要连接图7,具体的连接关系请参见各图中对应的电路网络表。
如图9所示，该电路PXI64路块隔离数字I/O模块之数字I/O输出状态存储电路原理图。该电路主要存储32路数字I/O输出通道的上电初始状态。该电路主要连接图7,具体的连接关系请参见各图中对应的电路网络表。
如图10所示，该电路为PXI64路块隔离数字I/O模块之局部总线时钟源及同步分配电路原理图。该电路主要为图6和图7提供了局部总线通讯所需要的高精度时钟参考，并为FPGA内部逻辑时序提供高精度的时钟参考。具体的连接关系请参见各图中对应的电路网络表。
如图11所示，该电路为PXI64路块隔离数字I/O模块之数字I/O输出通道外接电源变换电路原理图。该电路主要为输出通道每个块（bank）提供隔离控制所需要的电源，并为每个输出通道的功率驱动提供源。该电路主要连接图13和图14,具体连接关系请参见各图对应的网络表。
如图12所示，该电路为PXI64路块隔离数字I/O模块之FPGA数字输出状态缓冲驱动电路原理图。该电路主要为FPGA的输出控制信号提供缓冲，增强驱动能力，从而避免FPGA因每个输出控制管脚长时间处于驱动状态而造成对FPGA的损坏，该功能也是本产品的一个重要特点。该电路主要连接图7，具体的连接请参见各图中对应的电路网络表。
图13所示，该电路为PXI64路块隔离数字I/O模块之数字I/O输出通道光电隔 离电路原理图。该电路主要实现模块的前端数字I/O接口与模块核心功能芯片的电隔离，从而保护模块和测试系统，同时也满足了具体应用中的隔离需求。该电路主要连接图12和图14具体的电路连接请参见各图中对应的电路网络表。
如图14所示，该电路为PXI64路块隔离数字I/O模块之数字I/O输出通道功率驱动电路原理图。该电路主要实现每个数字I/O输出通道的功率输出能力。该电路主要连接图13和PXI64路块隔离数字I/O模块之前端外部接口电路，具体的连接关系请参见图中对应的电路网络表。
如图15所示，该电路为PXI64路块隔离数字I/O模块之数字I/O输入通道光电隔离电路原理图。该电路主要实现模块的前端数字I/O输入接口与模块核心功能芯片的电隔离，从而保护模块和测试系统，同时也满足了具体应用中的隔离需求。该电路主要连接图7和PXI64路块隔离数字I/O模块之前端外部接口电路，具体连接关系请参见各图中对应的电路网络表。
PXI64路块隔离数字I/O模块之前端外部接口电路主要为用户提供数字I/O输入输出通道的接口。具体的连接关系请参见各图中对应的电路网络表。
Claims (10)
1.一种基于PXI总线的64路块隔离数字I/O模块，其特征在于：
包括PXI总线接口电路、FPGA核心控制电路以及数字I/O通道电路；
所述PXI总线接口电路包括用于提供PXI总线接口的PXI接口电路、用于消除PXI总线在传输过程中信号反射的PXI总线端匹配电路以及用于将PXI总线转换为局部总线的PXI总线接口芯片及配置电路，所述PXI总线端匹配电路连接PXI接口电路和PXI总线接口芯片；
所述FPGA核心控制电路包括FPGA芯片、时钟电路存储器、综合复位管理电路、局部总线以及FPGA配置芯片，
时钟电路：用于为PXI总线接口芯片的局部总线和FPGA芯片通讯提供所需时钟参考，并通过FPGA芯片内部时钟分配为FPGA芯片内部电路提供时钟参考；
存储器：用于存储各路数字I/O输出通道的上电初始状态的数字I/O输出状态；
综合复位管理电路：用于在产品上电时为FPGA芯片提供复位信号；
FPGA配置芯片：用于存储FPGA芯片的硬件程序代码，并在FPGA芯片加电时自动装载其程序代码；
局部总线：用于连接FPGA芯片和PXI总线接口芯片；所述FPGA芯片包括可编程上电输出状态电路、JTAG调试接口、局部总线管理电路、数字滤波电路和状态监测电路以及数字I/O接口；
可编程上电输出状态电路：用于在产品上电时，从存储器中获取输出I/O状态，同时将该电路所需的输出I/O状态存入存储器中；
JTAG调试接口：用于实现FPGA芯片和FPGA配置芯片的连接；
数字I/O接口：用于将数字I/O通道电路和FPGA芯片连接；
局部总线管理电路：实现和PXI总线接口芯片及配置芯片连接的局部总线的管理、并对计算机的指令进行解析并回应、实现数字I/O输入信号状态的实时监测，数字滤波，并对各数字I/O信号输出通道的上电初始状态进行管理和设置；
所述数字I/O通道电路包括四个输入块和四个输出块，所述输入块的输出端与FPGA核心控制电路连接，所述输出块的输入端与FPGA核心控制电路连接，每个输入块包括八路数字I/O信号输入通道以及每个通道所使用的隔离电路及限流电阻，所述输出块包括八路数字I/O信号输出通道以及每个通道所使用的功率驱动电路和光电隔离电路。
2.根据权利要求1所述的基于PXI总线的64路块隔离数字I/O模块，其特征在于：所述PXI接口电路包括第一接口(P1)和第二接口(P2)，所述第一接口(P1)和第二接口(P2)的输入端均与PXI机箱连接，所述第一接口(P1)和第二接口(P2)的输入端均与PXI总线端匹配电路连接。
3.根据权利要求1或2所述的基于PXI总线的64路块隔离数字I/O模块，其特征在于：所述PXI总线端匹配电路包括13路并联的排阻(RN1-RN13)，每个排阻的输入端与PXI接口电路连接，所述每个排阻的输出端与PXI总线接口芯片。
4.根据权利要求3所述的基于PXI总线的64路块隔离数字I/O模块，其特征在于：包括与FPGA核心控制电路和数字I/O通道电路连接的电源变化电路，
所述电源变化电路为线性电压调节电路包括第一电源芯片(U57)，第二电源芯片(U58)，电源变化电路分别为FPGA核心控制电路和数字I/O通道电路提供电源。
5.根据权利要求4所述的基于PXI总线的64路块隔离数字I/O模块，其特征在于：所述综合复位管理电路包括专用上电复位芯片(U61)，所述专用上电复位芯片(U61)与PXI总线接口芯片的局部总线端相连，并通过PXI总线接口芯片为FPGA提供复位信号。
6.根据权利要求5所述的基于PXI总线的64路块隔离数字I/O模块，其特征在于：PXI总线接口芯片及配置电路包括相互连接的PXI总线接口芯片(U53)和配置芯片(U54)，PXI总线接口芯片(U53)的总线端连接PXI总线接口电路，PXI总线接口芯片(U53)的局部总线端连接FPGA芯片。
7.根据权利要求6所述的基于PXI总线的64路块隔离数字I/O模块，其特征在于：所述FPGA芯片为FPGA芯片(U55)，所述FPGA配置芯片为FPGA配置芯片(U52)，所述时钟电路包括晶振芯片(U60)，所述存储器包括存储芯片(U56)，
所述FPGA芯片(U55)与PXI总线接口芯片(U53)的局部总线端和I/O输入输出模块连接；
所述FPGA芯片(U55)与晶振芯片(U60)连接，所述PGA芯片(U55)与存储芯片(U56)相互连接。
8.根据权利要求7所述的基于PXI总线的64路块隔离数字I/O模块，其特征在于：所述隔离电路包括32路第一光耦芯片(U1-U32)，所述第一光耦芯片的输入端连接前面板接口，所述光耦芯片的输出端连接FPGA芯片的数字滤波电路和状态监测电路。
9.根据权利要求8所述的基于PXI总线的64路块隔离数字I/O模块，其特征在于：
所述光电隔离电路包括第二光耦芯片(U70-U101)，
所述功率驱动电路包括电源芯片(U35-U38)、达林顿阵列芯片(U39-U42)和缓冲芯片(U48-U51)，
所述缓冲芯片(U48-U51)连接FPGA芯片的输出控制管脚，对FPGA的输出状态控制信号提供缓冲，增加其驱动能力；
所述第二光耦芯片(U70-U101)的输入端连接缓冲芯片(U48-U51)的输出端，第二光耦芯片(U70-U101)的输出端连接达林顿阵列芯片(U39-U42)的输入端，其主要作用就是隔离前端面板接口与自身电源隔离，所述达林顿阵列芯片(U39-U42)为最终输出端，提高其各路I/O输出信号的电压和负载能力；电源芯片为光耦芯片的输出端提供驱动电源。
10.根据权利要求9所述的基于PXI总线的64路块隔离数字I/O模块，其特征在于：所述数字I/O信号输入通道还包括限流电阻电路，所述限流电阻电路包括32个电阻(R1-R32)，所述电阻(R1-R32)连接前面板接口的输入管脚和输入通道第一光隔芯片的输入端。
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| CN102540958B (zh) * | 2011-12-20 | 2014-09-03 | 陕西海泰电子有限责任公司 | 一种基于pxi总线的64路块隔离数字i/o模块 |
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