CN202502430U - 一种带隙基准电压源电路 - Google Patents

Abstract

本实用新型实施例公开了一种带隙基准电压源电路，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NPN型三极管、第二NPN型三极管、第一电阻和第二电阻。本实用新型公开的带隙基准电压源电路中没有用到误差放大器，因此省去了误差放大器自身的失调电压电压及噪声对系统的影响，并且节省了功耗和面积；另外，基准电压Vref的输出支路并未采用一个支路单独产生，也在一定程度上避免了电流镜像失陪引起的失调电压的影响，并且节省了面积和功耗。

Description

一种带隙基准电压源电路

技术领域

本实用新型属于集成电路供电技术领域，尤其涉及一种带隙基准电压源电路。

背景技术

在模拟集成电路或混合信号设计领域，基准电压源是一很重要的模块，为系统提供电压基准和电流基准。随着电路集成度的提高，基准电压源也越来越多的集成到芯片内部，以降低系统成本。

传统的基准电压源通常依靠带隙基准电压源电路产生，如图1所示，该带隙基准电压源电路包含误差放大器、PMOS镜像电流源、PNP管及电阻，而基准电压通常由包含PMOS管PM3的镜像电流源、电阻R2及PNP管Q3的单独一条支路(在图1中以虚线标出)生成。

但是，上述带隙基准电压源电路具有多种缺陷：因其包含误差放大器及相应的偏置电路，因此存在面积较大的问题；误差放大器自身的失调电压及噪声也会加到基准电压输出端Vref，而且，由于基准电压由一支路单独生成，因此，该带隙基准电压源电路中PM3、PM1和PM2镜像电流源间的镜像失配也会加大基准电压的失调电压。

实用新型内容

有鉴于此，本实用新型的目的在于提供一种带隙基准电压源电路，以解决现有技术中存在的面积大、失调电压大的问题。

为实现上述目的，本实用新型提供如下技术方案：

一种带隙基准电压源电路，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NPN型三极管、第二NPN型三极管、第一电阻和第二电阻；其中：

所述第一PMOS管和第二PMOS管的源极和衬底接入电源电压；

所述第一PMOS管和第二PMOS管的栅极同时连接至所述第四PMOS管的源极及所述第二PMOS管的漏极；

所述第一PMOS管的漏极连接至所述第三PMOS管的源极；

所述第三PMOS管和第四PMOS管的衬底接入电源电压；

所述第三PMOS管和第四PMOS管的栅极同时连接至所述第二NPN型三极管的集电极及所述第四PMOS管的漏极；

所述第三PMOS管的漏极通过所述第二电阻连接至所述第一NPN三极管的集电极；

所述第一NPN型三极管和第二NPN型三极管的基极连接至所述第一NPN型三极管的集电极；

所述第一NPN型三极管的发射极接地；

所述第二NPN型三极管的发射极通过所述第一电阻接地；

所述第三PMOS管的漏极作为基准电压输出端。

优选的，所述第一PMOS管和第二PMOS管的器件参数相同；所述第三PMOS管和第四PMOS管的器件参数相同；所述第一NPN型三极管和第二NPN三极管的发射极面积比为n∶1，

其中，

表示求导数，Vbe1表示第一NPN型三极管的基极-发射极结电压，T表示绝对温度，q表示电子电荷量，K表示波尔兹曼常数，R2表示第二电阻的电阻值，R1表示第一电阻的电阻值。

由此可见，本实用新型的有益效果为：本实用新型公开的带隙基准电压源电路中没有用到误差放大器，因此省去了误差放大器自身的失调电压电压及噪声对系统的影响，并且节省了功耗和面积；另外，基准电压Vref的输出支路并未采用一个支路单独产生，也在一定程度上避免了电流镜像失陪引起的失调电压的影响，并且节省了面积和功耗。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有的带隙基准电压源电路的结构图；

图2为本实用新型公开的一种带隙基准电压源电路的结构图；

图3为图2所示带隙基准电压源电路的基准电压Vref随温度变化的Tcm曲线图。

具体实施方式

为了引用和清楚起见，下文中使用的技术名词的说明、简写或缩写总结如下：

PMOS，positive channel Metal Oxide Semiconductor，PMOS管指n型衬底、p沟道，靠空穴的流动运送电流的MOS管。

本实用新型公开了一种带隙基准电压源电路，用以解决现有技术中存在的面积大、失调电压大的问题。其基本思路为：利用处于放大区的NPN管间基极-发射极电压差的正温度系数、基极-发射极电压的负温度系数，设计出一种低功耗、低面积、低失调电压、低噪声、结构简洁的带隙基准电压源电路。

为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

参见图2，图2为本实用新型公开的一种带隙基准电压源电路的结构图。包括第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、第一NPN型三极管Q1、第二NPN型三极管Q2、第一电阻R1和第二电阻R2。其中：

第一PMOS管PM1和第二PMOS管PM2的源极和衬底接入电源电压VDDA。第一PMOS管PM1和第二PMOS管PM2的栅极同时连接至第四PMOS管PM4的源极及第二PMOS管PM2的漏极。第一PMOS管PM1的漏极连接至第三PMOS管PM3的源极。第三PMOS管PM3和第四PMOS管PM4的衬底接入电源电压VDDA。第三PMOS管PM3和第四PMOS管PM4的栅极同时连接至第二NPN型三极管Q2的集电极及第四PMOS管PM4的漏极。第三PMOS管PM3的漏极通过第二电阻R2连接至第一NPN三极管Q1的集电极。第一NPN型三极管Q1和第二NPN型三极管Q2的基极连接至第一NPN型三极管Q1的集电极。第一NPN型三极管Q1的发射极接地。第二NPN型三极管Q2的发射极通过第一电阻R1接地。第三PMOS管PM3的漏极作为基准电压Vref输出端。

在实施过程中，可通过设计使第一PMOS管PM1和第二PMOS管PM2的器件参数相同，使第三PMOS管PM3和第四PMOS管PM4的器件参数相同，并令第一NPN三极管Q1和第二NPN三极管Q2的发射极面积比为1∶n。

上述带隙基准电压源电路的工作原理如下：

当带隙基准电压源电路正常工作时，所有PMOS管、NPN型三极管处于饱和区及放大区，PM1、PM2及PM3、PM4组成共源共栅镜像电流源。

由于电流镜像的作用，PM1所在支路的支路电流Id1与PM2所在支路的支路电流Id2相等，且Id1＝Id2＝Id，其中，Id为PM1及PM3的沟道电流。由于Q1和Q2的电流放大倍数β(β＝Ic/Ib)较大，因此流过Q1的集电极电流Ic1和流过Q2的集电极电流Ic2近似相等，Ic1≈Ic2＝Id。

因此，Q2、Q1的基极-发射极电压差dVbe为：

dVbe＝Vbe2-Vbe1＝(KT/q)*ln(Ic2/Is2)-(KT/q)*ln(Ic1/Is1)

＝(KT/q)*ln(Is1/Is2)                         (公式1)

其中，Vbe1为Q1的基极-发射极结电压，Vbe2为Q2的基极-发射极结电压，K表示波尔兹曼常数，T为绝对温度，q表示电子电荷量，Is1为Q1的反向饱和电流，Is2为Q2的反向饱和电流，Ic1为Q1的集电极电流，Ic2为Q2的集电极电流。

由于Q1、Q2的发射极面积比为n∶1，所以Is1/Is2＝n/1，故公式1可简化为：

dVbe＝Vbe2-Vbe1＝(KT/q)*ln(n)                   (公式2)

上述dVbe即为电阻R1的电压差，因此流过电阻R1的电流IR1满足下述公式：

IR1＝IQ1＝IQ2＝Id＝(KT/q)*ln(n)/R1               (公式3)

因此电阻R2两端的电压差VR2满足下述公式：

VR2＝Id*R2＝(KT/q)*ln(n)*R2/R1                   (公式4)

基准电压源Vref满足下述公式：

Vref＝Vbe1+VR2＝Vbe1+(KT/q)*ln(n)*R2/R1          (公式5)

对公式5对温度T求导数，为：

$\∂\mathrm{Vref}/\∂T=\∂\mathrm{Vbel}/\∂T+(K/q)*\ln \left(n\right)*R2/R1$ (公式6)

因为上述

为正温度系数，(K/q)为负温度系数，因此根据公式6适当设置n的数值以及电阻R1、R2的电阻值，可使Vref在常温时令公式6为零，从而保证在工作温度范围内具有最小的基准电压变化率。

在电阻R1和电阻R2的阻值一定时，令

从而使公式6为零。

图2所示带隙基准电压源电路本身具有单级误差放大器的功能。因为PM4结成二极管形式，因此可以认为PM4的源极和漏极为误差放大输出端，将PM4的源极与PM1、PM2的栅极相连，同时将PM4的漏极与PM3、PM4的栅极相连，以形成负反馈环路，将误差放大的电压信号转化为电流信号，从而维持公式(5)和公式(6)的成立。

综上，在图2所示带隙基准电压源电路中没有用到误差放大器，因此省去了误差放大器自身的失调电压电压及噪声对系统的影响，并且节省了功耗和面积；另外，基准电压Vref的输出支路并未如图1所示，由一个支路(PM3支路)单独产生，也在一定程度上避免了电流镜像失陪引起的失调电压的影响，并且节省了面积和功耗。

图2所示带隙基准电压源电路的基准电压Vref随温度变化的Tcm曲线可参见图3。可见，在一般情况下，本实用新型基准电压Vref的电源电压抑制比、温度系数Tcm和图1所示采用误差放大器及PMOS镜像电流源的常规带隙基准源相近。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (2)

1.一种带隙基准电压源电路，其特征在于，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NPN型三极管、第二NPN型三极管、第一电阻和第二电阻；其中：

所述第一PMOS管和第二PMOS管的源极和衬底接入电源电压；

所述第一PMOS管和第二PMOS管的栅极同时连接至所述第四PMOS管的源极及所述第二PMOS管的漏极；

所述第一PMOS管的漏极连接至所述第三PMOS管的源极；

所述第三PMOS管和第四PMOS管的衬底接入电源电压；

所述第三PMOS管和第四PMOS管的栅极同时连接至所述第二NPN型三极管的集电极及所述第四PMOS管的漏极；

所述第三PMOS管的漏极通过所述第二电阻连接至所述第一NPN三极管的集电极；

所述第一NPN型三极管和第二NPN型三极管的基极连接至所述第一NPN型三极管的集电极；

所述第一NPN型三极管的发射极接地；

所述第二NPN型三极管的发射极通过所述第一电阻接地；

所述第三PMOS管的漏极作为基准电压输出端。

2.根据权利要求1所述的电路，其特征在于：所述第一PMOS管和第二PMOS管的器件参数相同；所述第三PMOS管和第四PMOS管的器件参数相同；所述第一NPN型三极管和第二NPN三极管的发射极面积比为n∶1，其中，

表示求导数，Vbe1表示第一NPN型三极管的基极-发射极结电压，T表示绝对温度，q表示电子电荷量，K表示波尔兹曼常数，R2表示所述第二电阻的电阻值，R1表示所述第一电阻的电阻值。

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