CN202373581U - 深槽型的超级结半导体器件的版图结构 - Google Patents
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Abstract
本实用新型公开了一种深槽型的超级结半导体器件的版图结构，包括元胞区、终端区，终端区设置于元胞区的外围；元胞区内部由多道深沟槽构成，终端区由多道环形的深沟槽构成；所述元胞区与终端区的过渡区内形成有假元胞区；假元胞区的一部分区域位于N型外延区内，该区域内设置有多个N型外延接触孔，通过N型外延接触孔与N型外延区直接接触，形成金属半导体接触；假元胞区的剩余部分区域位于P型外延区内，通过P型外延接触孔与电源地连接。本实用新型能够避免器件由于N型外延与P型外延的失配所形成的薄弱点对于器件性能的影响，提高器件抗雪崩击穿能力以及相关的可靠性。
Description
技术领域
本实用新型涉及一种半导体集成电路中的超级结器件结构，具体涉及一种深槽型的超级结半导体器件的版图结构。
背景技术
超级结半导体元件对于N型外延与P型外延的匹配要求非常高，在外加电压下，N型外延与P型外延发生耗尽，耗尽区的厚度决定了产品的耐压能力。同时，产品内部各个点的耗尽均匀程度直接决定了产品的良率与可靠性。
现有的超级结半导体器件的版图结构如图1所示，包括元胞区(Cell)1、终端区2，终端区2设置于元胞区1的外围；元胞区1内部由多道深沟槽构成，终端区2由多道环形的深沟槽构成；深沟槽内填充有P型外延，沟槽之间为N型外延；元胞区1内部和终端区2的N型外延与P型外延为等间距，这样能够至少从版图设计角度保证器件内部各个点的均一性。
元胞区1内有源区注入；如图2所示，位于元胞区1的P型深沟槽内的元胞源区接触孔与元胞区1内的P型体注入区和源注入区连接。
但是，这种结构的超级结半导体器件，一则受版图图形的影响，二则受后续工艺实现(CD、应力等)的影响，很难确保器件的四个转角处A的N型外延与P型外延的相匹配。也就是说，即使通过工艺调整，实现了元胞区1和终端区2的N型外延与P型外延的完全匹配(即在一定外加电压下实现完全耗尽)，但是由于转角处A的版图图形与元胞区1和终端区2不一致，导致转角处的N型外延与P型外延失配，使转角处成为器件的薄弱点，可靠性不足。
实用新型内容
本实用新型所要解决的技术问题是提供一种深槽型的超级结半导体器件的版图结构，它可以提高超级结产品的可靠性。
为解决上述技术问题，本实用新型深槽型的超级结半导体器件的版图结构的技术解决方案为：
包括元胞区、终端区，终端区设置于元胞区的外围；元胞区内部由多道深沟槽构成，终端区由多道环形的深沟槽构成；深沟槽内填充有P型外延，沟槽之间为N型外延；元胞区内有源区注入，位于元胞区的P型深沟槽内的元胞源区接触孔与元胞区内的P型体注入区和源注入区连接；所述元胞区与终端区的过渡区内形成有假元胞区；
假元胞区的一部分区域位于N型外延区内，该区域内设置有多个N型外延接触孔，通过N型外延接触孔与N型外延区直接接触，形成金属半导体接触；
假元胞区的剩余部分区域位于P型外延区内，通过P型外延接触孔与电源地连接。
所述P型外延接触孔的底部形成有P型重掺杂。
所述假元胞区的P型外延接触孔、N型外延接触孔通过金属布线与元胞区的元胞源区接触孔短接。
所述假元胞区的P型外延接触孔、N型外延接触孔的截面是多边形。
所述假元胞区的P型外延接触孔、N型外延接触孔的截面是方形、长条形或圆形。
本实用新型可以达到的技术效果是：
本实用新型形成有假元胞区，假元胞区的一部分区域位于N型外延区内，通过N型外延接触孔与N型外延区直接接触，形成金属半导体接触，在器件开关切换时，承担快速恢复与泄放过剩载流子的作用；假元胞区的剩余部分区域位于P型外延区内，通过P型外延接触孔与电源地连接，该P型外延接触孔的底部可以有P型高浓度注入，形成良好的欧姆接触，能够更好地控制体注入区的电位，防止寄生BJT的开启所导致的器件损坏。
本实用新型能够避免器件由于N型外延与P型外延的失配所形成的薄弱点对于器件性能的影响，提高器件抗雪崩击穿能力以及相关的可靠性。
附图说明
下面结合附图和具体实施方式对本实用新型作进一步详细的说明：
图1是现有技术深槽型的超级结半导体器件的版图结构的示意图；
图2是图1中A的局部剖面示意图；
图3是本实用新型深槽型的超级结半导体器件的版图结构的局部剖面示意图。
图中附图标记说明：
1为元胞区， 2为终端区，
3为假元胞区， 11为P型深沟槽，
12为P型体注入区和源注入区，
31为元胞源区接触孔，32为P型外延接触孔，
33为N型外延接触孔。
具体实施方式
如图3所示，本实用新型深槽型的超级结半导体器件的版图结构，包括元胞区(Cell)1、终端区2，终端区2设置于元胞区1的外围；元胞区1内部由多道深沟槽构成，终端区2由多道环形的深沟槽构成；深沟槽内填充有P型外延，沟槽之间为N型外延；元胞区1内部和终端区2的N型外延与P型外延为等间距；
元胞区1内有源区注入，位于元胞区1的P型深沟槽11内的元胞源区接触孔31与元胞区1内的P型体注入区和源注入区12连接；
元胞区1与终端区2之间的过渡区没有源区注入，使元胞区1与终端区2的过渡区内形成假(Dummy)元胞区3；
假元胞区3的一部分区域位于N型外延区内，该区域内设置有多个N型外延接触孔33，通过N型外延接触孔33与N型外延区直接接触，形成金属半导体接触；N型外延接触孔33的底部没有N型掺杂或P型掺杂，N型外延接触孔33直接与N型外延区接触；
假元胞区3的剩余部分区域位于P型外延区内，通过P型外延接触孔32与电源地连接；P型外延接触孔32位于P型深沟槽11内；P型外延接触孔32的底部通过离子注入形成P型重掺杂；
假元胞区3的P型外延接触孔32、N型外延接触孔33通过金属布线与元胞区1的元胞源区接触孔31短接；
假元胞区3的P型外延接触孔32、N型外延接触孔33的截面可以是方形、长条形或圆形等任意多边形。
Claims (5)
1.一种深槽型的超级结半导体器件的版图结构，包括元胞区、终端区，终端区设置于元胞区的外围；元胞区内部由多道深沟槽构成，终端区由多道环形的深沟槽构成；深沟槽内填充有P型外延，沟槽之间为N型外延；元胞区内有源区注入，位于元胞区的P型深沟槽内的元胞源区接触孔与元胞区内的P型体注入区和源注入区连接；其特征在于：所述元胞区与终端区的过渡区内形成有假元胞区；
假元胞区的一部分区域位于N型外延区内，该区域内设置有多个N型外延接触孔，通过N型外延接触孔与N型外延区直接接触，形成金属半导体接触；
假元胞区的剩余部分区域位于P型外延区内，通过P型外延接触孔与电源地连接。
2.根据权利要求1所述的深槽型的超级结半导体器件的版图结构，其特征在于：所述P型外延接触孔的底部形成有P型重掺杂。
3.根据权利要求1所述的深槽型的超级结半导体器件的版图结构，其特征在于：所述假元胞区的P型外延接触孔、N型外延接触孔通过金属布线与元胞区的元胞源区接触孔短接。
4.根据权利要求1或3所述的深槽型的超级结半导体器件的版图结构，其特征在于：所述假元胞区的P型外延接触孔、N型外延接触孔的截面是多边形。
5.根据权利要求1或3所述的深槽型的超级结半导体器件的版图结构，其特征在于：所述假元胞区的P型外延接触孔、N型外延接触孔的截面是方形、长条形或圆形。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201120537767XU CN202373581U (zh) | 2011-12-20 | 2011-12-20 | 深槽型的超级结半导体器件的版图结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201120537767XU CN202373581U (zh) | 2011-12-20 | 2011-12-20 | 深槽型的超级结半导体器件的版图结构 |
Publications (1)
| Publication Number | Publication Date |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201120537767XU Expired - Fee Related CN202373581U (zh) | 2011-12-20 | 2011-12-20 | 深槽型的超级结半导体器件的版图结构 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109309086A (zh) * | 2018-08-24 | 2019-02-05 | 电子科技大学 | 一种阴极短路栅控晶闸管版图设计方法 |
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| CN109309086A (zh) * | 2018-08-24 | 2019-02-05 | 电子科技大学 | 一种阴极短路栅控晶闸管版图设计方法 |
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