CN202168066U - 一种电流复用二分频电路 - Google Patents

Abstract

本实用新型公开了一种电流复用二分频电路，包括主锁存器、重复利用流过主锁存器上的电流的从锁存器、和偏置电路，所述主锁存器和从锁存器接在偏置电路上，且从锁存器层叠在主锁存器上。本实用新型提供的电流复用二分频电路，其从锁存器层叠在主锁存器上，使得流过主锁存器的电流可以被从锁存器重复利用，达到了降低二分频电路功耗的目的，具有结构简单、设计难度低、实用性强等优点。

Description

一种电流复用二分频电路

技术领域

本实用新型涉及分频技术，尤其涉及一种电流复用二分频电路。

背景技术

二分频电路的主要作用是为输入差分信号产生正交输出信号，其输入信号频率是输出信号频率的2倍，并且输出可产生四路相位分别为0°、90°、180°和270°的信号；此外，二分频电路也可以仅仅用于降低输入信号的频率，以降低后级分频电路的工作速度，它是锁相环中的重要模块。

二分频电路有多种实现方式，可以采用静态CMOS逻辑电路、真单相钟控逻辑电路及源耦合逻辑电路实现。静态CMOS逻辑电路、真单相钟控逻辑电路的输出均为单端信号，因此用这两种逻辑电路实现的二分频电路不能产生四个相位依次相差90°的输出信号。此外，静态CMOS逻辑电路、真单相钟控逻辑电路的工作速度比源耦合逻辑电路要低很多，因此在需要高速二分频电路或者要求输出四相正交信号的情况下，源耦合逻辑电路实现的二分频电路得到广泛使用，如附图1所示。由于二分频电路工作在锁相环中的最高速度，通常消耗的功耗在锁相环中占有很大比重，因此降低二分频电路的功耗意义重大。

实用新型内容

发明目的：为了克服现有技术中存在的不足，本实用新型提供一种低功耗的电流复用二分频电路。

技术方案：为实现上述目的，本实用新型采用的技术方案为：

一种电流复用二分频电路，包括主锁存器、从锁存器、和偏置电路，所述主锁存器和从锁存器接在偏置电路上，且从锁存器层叠在主锁存器上，流过主锁存器的电流可以被从锁存器重复利用，达到减低二分频电路功耗的目的。

所述主锁存器包括NMOS管NM1、NMOS管NM2、NMOS管NM3、NMOS管NM4、NMOS管NM5和NMOS管NM6，负载电阻RM₁和负载电阻RM₂，自偏置电阻R₁和自偏置电阻R₂，交流耦合电容C₁、交流耦合电容C₂、交流耦合电容C_C1和交流耦合电容C_C2，用于隔离外加偏置电压vb₁和分频输入信号(clk，clkn)的电阻Rb₁和电阻Rb₂。

从锁存器与主锁存器结构类似，从锁存器包括NMOS管NS1、NMOS管NS2、NMOS管NS3、NMOS管NS4、NMOS管NS5和NMOS管NS6，负载电阻RS₁和负载电阻RS₂，自偏置电阻R₃和自偏置电阻R₄，交流耦合电容C₃、交流耦合电容C₄、交流耦合电容C_C3和交流耦合电容C_C4，用于隔离外加偏置电压vb₂和分频输入信号(clk，clkn)的电阻Rb₃和电阻Rb₄。

偏置电路包括为主锁存器和从锁存器提供偏置电流的电流源IC、滤除电压波动的旁路电容C_gnd、外加偏置电压vb₁、外加偏置电压vb₂和分频输入信号(clk，clkn)。

交流耦合电容C_C1的第一输入端接分频输入信号的负端(clkn)，交流耦合电容C_C1的第二输入端分别与电阻Rb₁的第一输入端、NMOS管NM1的栅极相连接，电阻Rb₁的第二输入端接外加偏置电压vb₁，NMOS管NM1的源极分别与电流源IC的第一输入端、NMOS管NM2的源极相连接，电流源IC的第二输入端接地，NMOS管NM1的漏极分别与NMOS管NM3的源极、NMOS管NM4的源极相连接，NMOS管NM3的栅极分别与交流耦合电容C₁的第一输入端、自偏置电阻R₁的第一输入端相连接，NMOS管NM3的漏极分别与自偏置电阻R₁的第二输入端、负载电阻RM₁的第一输入端、NMOS管NM5的漏极、NMOS管NM6的栅极相连接，并输出第一负分频输出信号(IN)，NMOS管NM4的栅极分别与交流耦合电容C₂的第一输入端、自偏置电阻R₂的第一输入端相连接，NMOS管NM4的漏极分别与自偏置电阻R₂的第二输入端、负载电阻RM₂的第一输入端、NMOS管NM6的漏极、NMOS管NM5的栅极相连接，并输出第一正分频输出信号(I)，NMOS管NM2的漏极分别与NMOS管NM5的源极、NMOS管NM6的源极相连接，交流耦合电容C_C2的第一输入端接分频输入信号的正端(clk)，交流耦合电容C_C2的第二输入端分别与电阻Rb₂的第一输入端、NMOS管NM2的栅极相连接，电阻Rb₂的第二输入端接外加偏置电压vb₁，负载电阻RM₁的第二输入端分别与负载电阻RM₂的第二输入端、旁路电容C_gnd的第一输入端、NMOS管NS1的源极、NMOS管NS2的源极相连接，旁路电容C_gnd的第二输入端接地。

交流耦合电容C_C3的第一输入端接分频输入信号的正端(clk)，交流耦合电容C_C3的第二输入端分别与电阻Rb₃的第一输入端、NMOS管NS1的栅极相连接，电阻Rb₃的第二输入端接外加偏置电压vb₂，NMOS管NS1的漏极分别与NMOS管NS3的源极、NMOS管NS4的源极相连接，NMOS管NS3的栅极分别与交流耦合电容C₃的第一输入端、自偏置电阻R₃的第一输入端相连接，NMOS管NS3的漏极分别与自偏置电阻R₃的第二输入端、负载电阻RS₁的第一输入端、NMOS管NS6的漏极、NMOS管NS5的栅极相连接，并输出第二正分频输出信号(Q)，NMOS管NS4的栅极分别与交流耦合电容C₄的第一输入端、自偏置电阻R₄的第一输入端相连接，NMOS管NS4的漏极分别与自偏置电阻R₄的第二输入端、负载电阻RS₂的第一输入端、NMOS管NS5的漏极、NMOS管NS6的栅极相连接，并输出第二负分频输出信号(QN)，NMOS管NS2的漏极分别与NMOS管NS5的源极、NMOS管NS6的源极相连接，交流耦合电容C_C4的第一输入端接分频输入信号的负端(clkn)，交流耦合电容C_C4的第二输入端分别与电阻Rb₄的第一输入端、NMOS管NS2的栅极相连接，电阻Rb4的第二输入端接外加偏置电压vb₂，负载电阻RS₁的第二输入端分别与负载电阻RS₂的第二输入端、电源vdd相连接；交流耦合电容C₁的第二输入端接第二负分频输出信号(QN)，交流耦合电容C₂的第二输入端接第二正分频输出信号(Q)，交流耦合电容C₃的第二输入端接第一负分频输出信号(IN)，交流耦合电容C₄的第二输入端接第一正分频输出信号(I)。

所述NMOS管即为N型金属氧化物半导体场效应管。

有益效果：本实用新型提供的电流复用二分频电路，其从锁存器层叠在主锁存器上，使得流过主锁存器的电流可以被从锁存器重复利用，达到了降低二分频电路功耗的目的，具有具有结构简单、设计难度低、实用性强等优点。

附图说明

图1为传统二分频电路图；

图2为本实用新型二分频电路图；

图3为本实用新型二分频电路工作在5GHz时的输入和输出信号波形图。

具体实施方式

下面结合附图对本实用新型作更进一步的说明。

如图2所示为一种电流复用二分频电路，包括主锁存器、从锁存器、和偏置电路，所述主锁存器和从锁存器接在偏置电路上，且从锁存器层叠在主锁存器上，流过主锁存器的电流可以被从锁存器重复利用，达到减低二分频电路功耗的目的。

所述主锁存器包括NMOS管NM1、NMOS管NM2、NMOS管NM3、NMOS管NM4、NMOS管NM5和NMOS管NM6，负载电阻RM₁和负载电阻RM₂，自偏置电阻R₁和自偏置电阻R₂，交流耦合电容C₁、交流耦合电容C₂、交流耦合电容C_C1和交流耦合电容C_C2，用于隔离外加偏置电压vb₁和分频输入信号(clk，clkn)的电阻Rb₁和电阻Rb₂。

从锁存器与主锁存器结构类似，从锁存器包括NMOS管NS1、NMOS管NS2、NMOS管NS3、NMOS管NS4、NMOS管NS5和NMOS管NS6，负载电阻RS₁和负载电阻RS₂，自偏置电阻R₃和自偏置电阻R₄，交流耦合电容C₃、交流耦合电容C₄、交流耦合电容C_C3和交流耦合电容C_C4，用于隔离外加偏置电压vb₂和分频输入信号(clk，clkn)的电阻Rb₃和电阻Rb₄。

偏置电路包括为主锁存器和从锁存器提供偏置电流的电流源IC、滤除电压波动的旁路电容C_gnd、外加偏置电压vb₁、外加偏置电压vb₂和分频输入信号(clk，clkn)。

交流耦合电容C_C1的第一输入端接分频输入信号的负端(clkn)，交流耦合电容C_C1的第二输入端分别与电阻Rb₁的第一输入端、NMOS管NM1的栅极相连接，电阻Rb₁的第二输入端接外加偏置电压vb₁，NMOS管NM1的源极分别与电流源IC的第一输入端、NMOS管NM2的源极相连接，电流源IC的第二输入端接地，NMOS管NM1的漏极分别与NMOS管NM3的源极、NMOS管NM4的源极相连接，NMOS管NM3的栅极分别与交流耦合电容C₁的第一输入端、自偏置电阻R₁的第一输入端相连接，NMOS管NM3的漏极分别与自偏置电阻R₁的第二输入端、负载电阻RM₁的第一输入端、NMOS管NM5的漏极、NMOS管NM6的栅极相连接，并输出第一负分频输出信号(IN)，NMOS管NM4的栅极分别与交流耦合电容C₂的第一输入端、自偏置电阻R₂的第一输入端相连接，NMOS管NM4的漏极分别与自偏置电阻R₂的第二输入端、负载电阻RM₂的第一输入端、NMOS管NM6的漏极、NMOS管NM5的栅极相连接，并输出第一正分频输出信号(I)，NMOS管NM2的漏极分别与NMOS管NM5的源极、NMOS管NM6的源极相连接，交流耦合电容C_C2的第一输入端接分频输入信号的正端(clk)，交流耦合电容C_C2的第二输入端分别与电阻Rb₂的第一输入端、NMOS管NM2的栅极相连接，电阻Rb₂的第二输入端接外加偏置电压vb₁，负载电阻RM₁的第二输入端分别与负载电阻RM₂的第二输入端、旁路电容C_gnd的第一输入端、NMOS管NS1的源极、NMOS管NS2的源极相连接，旁路电容C_gnd的第二输入端接地。

交流耦合电容C_C3的第一输入端接分频输入信号的正端(clk)，交流耦合电容C_C3的第二输入端分别与电阻Rb₃的第一输入端、NMOS管NS1的栅极相连接，电阻Rb₃的第二输入端接外加偏置电压vb₂，NMOS管NS1的漏极分别与NMOS管NS3的源极、NMOS管NS4的源极相连接，NMOS管NS3的栅极分别与交流耦合电容C₃的第一输入端、自偏置电阻R₃的第一输入端相连接，NMOS管NS3的漏极分别与自偏置电阻R₃的第二输入端、负载电阻RS₁的第一输入端、NMOS管NS6的漏极、NMOS管NS5的栅极相连接，并输出第二正分频输出信号(Q)，NMOS管NS4的栅极分别与交流耦合电容C₄的第一输入端、自偏置电阻R₄的第一输入端相连接，NMOS管NS4的漏极分别与自偏置电阻R₄的第二输入端、负载电阻RS₂的第一输入端、NMOS管NS5的漏极、NMOS管NS6的栅极相连接，并输出第二负分频输出信号(QN)，NMOS管NS2的漏极分别与NMOS管NS5的源极、NMOS管NS6的源极相连接，交流耦合电容C_C4的第一输入端接分频输入信号的负端(clkn)，交流耦合电容C_C4的第二输入端分别与电阻Rb₄的第一输入端、NMOS管NS2的栅极相连接，电阻Rb4的第二输入端接外加偏置电压vb₂，负载电阻RS₁的第二输入端分别与负载电阻RS₂的第二输入端、电源vdd相连接；交流耦合电容C₁的第二输入端接第二负分频输出信号(QN)，交流耦合电容C₂的第二输入端接第二正分频输出信号(Q)，交流耦合电容C₃的第二输入端接第一负分频输出信号(IN)，交流耦合电容C₄的第二输入端接第一正分频输出信号(I)。

如图3所示，本实用新型电流复用二分频电路能够正确实现二分频功能，并且产生四路相位输出信号(I，Q，IN，QN)，由于流过主锁存器的电流被从锁存器重复利用，其消耗电流是传统二分频电路的一半，可见所实用新型的二分频电路极大的降低了功耗。

以上所述仅是本实用新型的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (2)

1.一种电流复用二分频电路，其特征在于：该电路包括主锁存器、重复利用流过主锁存器上的电流的从锁存器、和偏置电路，所述主锁存器和从锁存器接在偏置电路上，且从锁存器层叠在主锁存器上。

2.根据权利要求1所述的电流复用二分频电路，其特征在于：

所述主锁存器包括NMOS管NM1、NMOS管NM2、NMOS管NM3、NMOS管NM4、NMOS管NM5和NMOS管NM6，负载电阻RM₁和负载电阻RM₂，自偏置电阻R₁和自偏置电阻R₂，交流耦合电容C₁、交流耦合电容C₂、交流耦合电容C_C1和交流耦合电容C_C2，用于隔离外加偏置电压vb₁和分频输入信号(clk，clkn)的电阻Rb₁和电阻Rb₂；

从锁存器包括NMOS管NS1、NMOS管NS2、NMOS管NS3、NMOS管NS4、NMOS管NS5和NMOS管NS6，负载电阻RS₁和负载电阻RS₂，自偏置电阻R₃和自偏置电阻R₄，交流耦合电容C₃、交流耦合电容C₄、交流耦合电容C_C3和交流耦合电容C_C4，用于隔离外加偏置电压vb₂和分频输入信号(clk，clkn)的电阻Rb₃和电阻Rb₄；

偏置电路包括为主锁存器和从锁存器提供偏置电流的电流源IC、滤除电压波动的旁路电容C_gnd、外加偏置电压vb₁、外加偏置电压vb₂和分频输入信号(clk，clkn)；

交流耦合电容C_C1的第一输入端接分频输入信号的负端(clkn)，交流耦合电容C_C1的第二输入端分别与电阻Rb₁的第一输入端、NMOS管NM1的栅极相连接，电阻Rb₁的第二输入端接外加偏置电压vb₁，NMOS管NM1的源极分别与电流源IC的第一输入端、NMOS管NM2的源极相连接，电流源IC的第二输入端接地，NMOS管NM1的漏极分别与NMOS管NM3的源极、NMOS管NM4的源极相连接，NMOS管NM3的栅极分别与交流耦合电容C₁的第一输入端、自偏置电阻R₁的第一输入端相连接，NMOS管NM3的漏极分别与自偏置电阻R₁的第二输入端、负载电阻RM₁的第一输入端、NMOS管NM5的漏极、NMOS管NM6的栅极相连接，并输出第一负分频输出信号(IN)，NMOS管NM4的栅极分别与交流耦合电容C₂的第一输入端、自偏置电阻R₂的第一输入端相连接，NMOS管NM4的漏极分别与自偏置电阻R₂的第二输入端、负载电阻RM₂的第一输入端、NMOS管NM6的漏极、NMOS管NM5的栅极相连接，并输出第一正分频输出信号(I)，NMOS管NM2的漏极分别与NMOS管NM5的源极、NMOS管NM6的源极相连接，交流耦合电容C_C2的第一输入端接分频输入信号的正端(clk)，交流耦合电容C_C2的第二输入端分别与电阻Rb₂的第一输入端、NMOS管NM2的栅极相连接，电阻Rb₂的第二输入端接外加偏置电压vb₁，负载电阻RM₁的第二输入端分别与负载电阻RM₂的第二输入端、旁路电容C_gnd的第一输入端、NMOS管NS1的源极、NMOS管NS2的源极相连接，旁路电容C_gnd的第二输入端接地；

交流耦合电容C_C3的第一输入端接分频输入信号的正端(clk)，交流耦合电容C_C3的第二输入端分别与电阻Rb₃的第一输入端、NMOS管NS1的栅极相连接，电阻Rb₃的第二输入端接外加偏置电压vb₂，NMOS管NS1的漏极分别与NMOS管NS3的源极、NMOS管NS4的源极相连接，NMOS管NS3的栅极分别与交流耦合电容C₃的第一输入端、自偏置电阻R₃的第一输入端相连接，NMOS管NS3的漏极分别与自偏置电阻R₃的第二输入端、负载电阻RS₁的第一输入端、NMOS管NS6的漏极、NMOS管NS5的栅极相连接，并输出第二正分频输出信号(Q)，NMOS管NS4的栅极分别与交流耦合电容C₄的第一输入端、自偏置电阻R₄的第一输入端相连接，NMOS管NS4的漏极分别与自偏置电阻R₄的第二输入端、负载电阻RS₂的第一输入端、NMOS管NS5的漏极、NMOS管NS6的栅极相连接，并输出第二负分频输出信号(QN)，NMOS管NS2的漏极分别与NMOS管NS5的源极、NMOS管NS6的源极相连接，交流耦合电容C_C4的第一输入端接分频输入信号的负端(clkn)，交流耦合电容C_C4的第二输入端分别与电阻Rb₄的第一输入端、NMOS管NS2的栅极相连接，电阻Rb4的第二输入端接外加偏置电压vb₂，负载电阻RS₁的第二输入端分别与负载电阻RS₂的第二输入端、电源vdd相连接；交流耦合电容C₁的第二输入端接第二负分频输出信号(QN)，交流耦合电容C₂的第二输入端接第二正分频输出信号(Q)，交流耦合电容C₃的第二输入端接第一负分频输出信号(IN)，交流耦合电容C₄的第二输入端接第一正分频输出信号(I)。

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