CN201146193Y

CN201146193Y - 一种芯片衬底电位隔离电路

Info

Publication number: CN201146193Y
Application number: CNU2007200971129U
Authority: CN
Inventors: 戴宇杰; 张小兴; 吕英杰; 王洪来; 黄维海
Original assignee: TIANJIN QIANGXIN IC DESIGN CO Ltd
Current assignee: TIANJIN QIANGXIN IC DESIGN CO Ltd
Priority date: 2007-08-20
Filing date: 2007-08-20
Publication date: 2008-11-05
Anticipated expiration: 2017-08-20

Abstract

一种芯片衬底电位隔离电路，包括输入检测端子，其特征在于它还包括芯片衬底、电压箝位电路和限流电路；其中，输入检测端子通过电压箝位电路和限流电路连接到芯片的衬底上。本实用新型的优越性和特点在于：整个芯片的衬底是作为芯片的一个非电源和地的输入输出端子独立使用，衬底电压发生变化的时候，芯片仍能正常工作，一般的芯片的衬底是接在地或者电源的，实现了用一般的工艺能生产对工艺有特殊要求的芯片产品，从而降低了生产成本。

Description

一种芯片衬底电位隔离电路

(一)技术领域：

本实用新型涉及一种电位隔离电路，尤其是一种芯片衬底电位隔离电路。

(二)背景技术：

目前，在集成电路的设计过程中，工艺与设计有着紧密的联系，针对不同的设计的要求，所需选择的工艺就会不同，如使用BiCMOS工艺还是CMOS工艺，使用高压工艺还是普通的工艺以及使用单阱工艺还是双阱工艺等等。

实现CMOS电路的工艺技术有多种，而CMOS是在PMOS工艺技术基础上于1963年发展起来的，因此采用在n型衬底上的p阱制备NMOS器件是很自然的选择，其结构如图1所示；

为了实现与LSI的主流工艺增强型/耗层型(E/D)的完全兼容，n阱CMOS工艺得到了重视和发展。它采用E/D NMOS的相同的p型衬底材料制备NMOS器件，采用离子注入形成的n阱制备PMOS器件，采用沟道离子注入调整两种沟道器件的阈值电压，结构如图2所示；

另外在单阱工艺的基础上又发展出了双阱工艺。双阱CMOS采用高浓度的n+衬底，在上面生长高阻r外延层，并在其上形成n阱和p阱。其结构如图3所示；

n阱CMOS工艺与p阱CMOS工艺相比有许多明显的优点。首先是与E/D NMOS工艺完全兼容，因此，可以直接利用已经高度发展的NMOS工艺技术；其次是制备在轻掺杂衬底上的NMOS的性能得到了最佳化--保持了高的电子迁移率，低的体效应系数，低的n+结的寄生电容，降低了漏结势垒区的电场强度，从而降低了电子碰撞电离所产生的电流等。这个优点对动态CMOS电路，如时钟CMOS电路，多米诺电路等的性能改进尤其明显。而对于双阱工艺来说，由于工艺相对比较复杂，所以成本就要比单阱工艺高。所以目前P衬底N阱工艺应用的最为广泛。

另外，从目前的技术上来看，为了防止闩锁和其他寄生效应，导致芯片不能正常工作的现象的发生，阱的衬底，尤其是整个芯片的衬底的电位都是要接在电源或者地上的。

(三)实用新型内容：

本实用新型的发明目的在于提供一种芯片衬底电位隔离电路，它可以克服现有技术的不足，不再局限于再把衬底接在电源或者地上，而是把衬底做为一个输入输出端子，且操作起来简单，使用方便，是一种实用性很强的新型优化电路设计。

本实用新型的技术方案：一种芯片衬底电位隔离电路，包括输入检测端子，其特征在于它包括芯片衬底、电压箝位电路和限流电路；其中，输入检测端子通过电压箝位电路和限流电路连接到芯片的衬底上。

上述所说的电压箝位电路是由限流电阻I和PMOS管I构成；所说的限流电阻I的一端与外部输入检测端子连接，另一端则与芯片的P型衬底连接；所说的PMOS管I采用二极管的连接方式，其源极与P型衬底连接，其栅极和漏极连接在一起，并与地VSS连接，PMOS管I的衬底与电源VDD连接。

上述所说的限流电路是由限流电阻II、NMOS管II和NMOS管III组成；所说的限流电阻II连接在NMOS管II的源极和NMOS管III的漏极之间；所说的NMOS管II的漏极与外部输入检测端子连接，其衬底与P衬底连接，栅极连接内部电压控制信号输入端；所说的NMOS管III的漏极与限流电阻II相连，源端和衬底与地VSS连接，栅极连接内部电压控制信号输入端。

上述所说的限流电路是由限流电阻III、限流电阻IV、PMOS管IV、NMOS管V组成；所说的限流电阻III和限流电阻IV的一端连接MOS开关管的栅极，限流电阻III的另外一端连接PMOS管IV的漏极，限流电阻IV的另外一端连接NMOS管V的漏极；PMOS管IV的衬底和源极连接到电源VDD上，栅极连接内部电压控制信号；NMOS管V的源极连接内部电压控制信号输入端子，其衬底连接P型衬底，且其栅极与内部电压控制信号输入端连接。

本实用新型是将整个芯片的衬底是作为芯片的一个非电源和地的输入输出端子独立使用；其工作方法为：(1)将整个芯片的衬底作为芯片的一个非电源和地的输入输出端子，并进行线路连接；(2)将外部的输入检测端子的检测到得电压信号接到电压箝位电路和限流电路，然后通过电压箝位电路和限流电路后连接到整个芯片的大衬底上；(3)当输入检测端子的电压比较高的时候，PMOS管I管导通，则电流流过限流电阻I，在电阻上产生压降，从而使得P衬底的电压被箝制下去；当输入检测端子电压比较低，甚至为负电压的时候，PMOS管I管不打开，从而整个衬底的电压等于输入检测端子的电压；(4)当输入检测端子的电流比较高的时候，则电流流过限流电阻，从而限制了流过整个衬底的电流。

本实用新型的优越性在于：①整个芯片衬底作为芯片的一个非电源和地的输入输出端子的应用，不需要把芯片的衬底接在地或者电源，实现了用一般的工艺能生产对工艺有特殊要求的芯片产品的目的；②采用电压箝位电路和限流电路的方法防止了闩锁现象的发生；③使用比较常见的P衬底工艺，将整个芯片的衬底作为芯片的一个非电源和地的输入输出端子的应用，降低了生产成本；④整个芯片的衬底作为芯片的一个非电源和地的输入输出端子，即使输入端子电压发生变化，既整个芯片的衬底的电压发生变化的时候，芯片仍能正常工作。

(四)附图说明：

图1为本实用新型所涉一种芯片衬底电位隔离电路的现有技术中N衬底P阱工艺的原理图；

图2为本实用新型所涉一种芯片衬底电位隔离电路的现有技术中P衬底N阱工艺的原理图；

图3为本实用新型所涉一种芯片衬底电位隔离电路的现有技术中双阱工艺的原理图；

图4为本实用新型所涉一种芯片衬底电位隔离电路的结构示意图；

图5为本实用新型所涉一种芯片衬底电位隔离电路中一种芯片的外部连接的MOS开关管及内部输出buffer的原理示意图；

图6为本实用新型所涉一种芯片衬底电位隔离电路中电压箝位电路的一种实施方式；

图7为本实用新型所涉一种芯片衬底电位隔离电路中限流电路的一种实施方式；

图8为本实用新型所涉一种芯片衬底电位隔离电路中限流电路的另一种实施方式；

图9为本实用新型所涉一种芯片衬底电位隔离电路及其应用的用N衬底P阱工艺实现芯片功能的原理示意图。

其中，R0为限流电阻I，R1为限流电阻II，R2为限流电阻III，R3为限流电阻IV，M0为PMOS管I，M1为NMOS管II，M2为NMOS管III，M3为PMOS管IV，M4为NMOS管V，P-SUB表示P衬底，N-SUB表示N衬底。

(五)具体实施方式：

实施例1：一种芯片衬底电位隔离电路(见图4)，包括输入检测端子，其特征在于它还包括芯片衬底、电压箝位电路和限流电路；其中输入检测端子通过电压箝位电路和限流电路连接到芯片的衬底上。

上述所说的电压箝位电路(见图6)是由限流电阻I R0和PMOS管I M0构成；所说的限流电阻I R0的一端与外部输入检测端子连接，另一端则与芯片的P型衬底连接；所说的PMOS管I M0采用二极管的连接方式，其源极与P型衬底连接，其栅极和漏极连接在一起，并与地VSS连接，PMOS管I M0的衬底与电源VDD连接。

上述所说的限流电路(见图7)是由限流电阻IIR1、NMOS管IIM1和NMOS管IIIM2组成；所说的限流电阻IIR1连接在NMOS管II M1的源极和NMOS管IIIM2的漏极之间；所说的NMOS管II M1的漏极与外部输入检测端子连接，其衬底与P衬底连接，栅极连接内部电压控制信号输入端；所说的NMOS管IIIM2的漏极与限流电阻IIR1相连，源端和衬底与地VSS连接，栅极连接内部电压控制信号输入端。

实施例2：一种芯片衬底电位隔离电路(见图4)，包括输入检测端子，其特征在于它还包括芯片衬底、电压箝位电路和限流电路；其中输入检测端子通过电压箝位电路和限流电路连接到芯片的衬底上。

上述所说的限流电路(见图8)是由限流电阻IIIR2、限流电阻IVR3、PMOS管IVM3、NMOS管VM4组成；所说的限流电阻IIIR2和限流电阻IVR3的一端连接MOS开关管的栅极，限流电阻IIIR2的另外一端连接PMOS管IVM3的漏极，限流电阻IVR3的另外一端连接NMOS管VM4的漏极；PMOS管IVM3的衬底和源极连接到电源VDD上，栅极连接内部电压控制信号；NMOS管VM4的源极连接内部电压控制信号输入端子，其衬底连接P型衬底，且其栅极与内部电压控制信号输入端连接。

对于实现此功能的电路来说，由于其中一个输出端子需要控制一个MOS开关管，且作为一个检测电压的MOS开关管的源极电压并不是一个固定电平，其变化范围为(负数十V＜VMOS源电压＜正电源电压)，所以为了保证能完全关断MOS开关管，内部输出buffer的高压NMOS管的源极需要接在这个检测电压上，而衬底(P-SUB)需要通过箝位电路和限流电路接在这个检测电压上，衬底(P-SUB)和检测单压的连接方式如图4所示。其简单的示意图如图5所示。所以一般来说从工艺上考虑要采用N衬底P阱工艺，其原理如图9所示，把高压P阱的衬底和高压NMOS管的源极连接到输入检测电压端子。而采用了本文所提到的实用新型之后，则可以采用普通的P衬底N阱的工艺来实现，其原理如图4所示，是把整个芯片的衬底和高压NMOS管的源极连接到输入检测电压端子，即把整个芯片的衬底作为一个单独的输入输出端子。可以利用通用的半导体工艺来实现具有特殊技术要求的电路功能。与特殊的半导体工艺相比，具有加工技术相对简单，加工成本也相对较低，因此使用该技术可以降低芯片产品的生产成本。

Claims

1、一种芯片衬底电位隔离电路，包括输入检测端子，其特征在于它包括芯片衬底、电压箝位电路和限流电路；其中，输入检测端子通过电压箝位电路和限流电路连接到芯片的衬底上。

2、根据权利要求1中所述的一种芯片衬底电位隔离电路，其特征在于所说的电压箝位电路是由限流电阻I和PMOS管I构成；所说的限流电阻I的一端与外部输入检测端子连接，另一端则与芯片的P型衬底连接；所说的PMOS管I采用二极管的连接方式，其源极与P型衬底连接，其栅极和漏极连接在一起，并与地(VSS)连接，PMOS管I的衬底与电源(VDD)连接。

3、根据权利要求1中所述的一种芯片衬底电位隔离电路，其特征在于所说的限流电路是由限流电阻II、NMOS管II和NMOS管III组成；所说的限流电阻II连接在NMOS管II的源极和NMOS管III的漏极之间；所说的NMOS管II的漏极与外部输入检测端子连接，其衬底与P衬底连接，栅极连接内部电压控制信号输入端；所说的NMOS管III的漏极与限流电阻II相连，源端和衬底与地(VSS)连接，栅极连接内部电压控制信号输入端。

4、根据权利要求1中所述的一种芯片衬底电位隔离电路，其特征在于所说的限流电路是由限流电阻III、限流电阻IV、PMOS管IV、NMOS管V组成；所说的限流电阻III和限流电阻IV的一端连接MOS开关管的栅极，限流电阻III的另外一端连接PMOS管IV的漏极，限流电阻IV的另外一端连接NMOS管V的漏极；PMOS管IV的衬底和源极连接到电源(VDD)上，栅极连接内部电压控制信号；NMOS管V的源极连接内部电压控制信号输入端子，其衬底连接P型衬底，且其栅极与内部电压控制信号输入端连接。