CN202049232U

CN202049232U - 基于标准总线平台下的高性能通用信号处理器

Info

Publication number: CN202049232U
Application number: CN2011201281409U
Authority: CN
Inventors: 胡丹; 杜春鹏; 刘丽
Original assignee: CETC 38 Research Institute
Current assignee: CETC 38 Research Institute
Priority date: 2011-04-27
Filing date: 2011-04-27
Publication date: 2011-11-23
Anticipated expiration: 2021-04-27

Abstract

本实用新型涉及基于标准总线平台下的高性能通用信号处理器。该处理器包括信号处理芯片+超大规模可编程逻辑器件的处理系统模块、高速输入/输出模块、全局时钟模块和大容量存储模块；所述处理系统模块包括2片超大规模可编程逻辑器件、8片信号处理芯片、4片同步动态随机存储器、2片闪存；8片信号处理芯片平分成两组；所述高速输入/输出模块包括6路双向高速输入输出数据传输通道，其中2路为光纤方式，4路为高速差分方式；所述全局时钟模块由时钟晶振和可编程时钟管理芯片组成；所述大容量存储模块包括2片静态存储器、4片同步动态随机存储器和2片闪存。本实用新型具有很强的高速、并行处理能力，满足现在各种新体制雷达超强数据处理能力的要求。

Description

基于标准总线平台下的高性能通用信号处理器

技术领域

本实用新型属于雷达数字信号处理技术领域，具体涉及基于紧凑型外设部件互连标准(CPCI)总线平台下的处理能力强、存储容量大、数据传输快的高性能通用信号处理器。

背景技术

巨大的军事需求一直推动着雷达的发展，军事斗争的进一步发展和新军事变革的到来，给雷达提出了新任务新挑战。随着先进的计算机技术和数字信号处理技术的迅速发展，以相控证技术为基础的新体制雷达应运而生，给整个雷达领域注入了新的活力和生机。高辐射功率、宽工作频带、灵活的频率捷变、多种工作模式及对多目标的快速跟踪等性能一直是雷达追求的目标。为保存自己同时获取敌方尽可能多的信息，现代雷达系统采用最先进的微电子技术、计算机技术、现代信号处理技术等，使系统具有体积小、质量轻、功能丰富、数字化，信号多样化等特点。

早期雷达信号处理系统的硬件平台是由单一功能，多个品种的插件组成，且多采用自定义总线形式，其通用性和可移植性差，从而造成开发周期漫长。随着通用信号处理芯片的飞速发展，基于亚德诺半导体技术有限公司（ADI）的ADSP21060或TS101的通用信号处理器应运而生，雷达信号处理系统的硬件平台也向着高性能，高通用性迈进一大步，但这两款芯片无论从处理速度还是接口形式上，都已经无法满足新体制雷达的数据处理要求

国内外也有不少公司开发了各种基于ADSP-TS201的通用处理板，但由于不是专门针对雷达系统的设计，很多设计并不满足我们的需求，如：链路口的耦合方式不同使链路口使用率降低；紧凑型外设部件互连标准(CPCI)接口采用桥接芯片，满足通用性，却牺牲成本和灵活性；输入输出接口往往不能满足雷达系统的要求。

发明内容

本实用新型的目的是提供一种基于通用标准(CPCI)总线平台下的处理能力强、存储容量大、数据传输快的高性能通用信号处理器。

具体的技术解决方案如下：

基于标准总线平台下的高性能通用信号处理器包括信号处理芯片+超大规模可编程逻辑器件（DSP+FPGA）处理系统模块、高速输入/输出模块、全局时钟模块和大容量存储模块；

所述信号处理芯片+超大规模可编程逻辑器件（DSP+FPGA）处理系统模块包括2片超大规模可编程逻辑器件（FPGA）、8片信号处理芯片（DSP）、4片同步动态随机存储器（SDRAM）和2片闪存（FLASH）；其中2片超大规模可编程逻辑器件（FPGA）分别为第1超大规模可编程逻辑器件EP2SGX60和第2超大规模可编程逻辑器件EP2SGX30；8片信号处理芯片（DSP）的型号均为ADSP-TS201；

8片信号处理芯片（DSP）平分成两组，第1信号处理芯片、第2信号处理芯片、第3信号处理芯片和第4信号处理芯片构成多片处理系统A组，第5信号处理芯片、第6信号处理芯片、第7信号处理芯片和第8信号处理芯片构成多片处理系统B组；所述多片处理系统A组内部共享64位数据总线资源和第1同步动态随机存储器（SDRAM）、第2同步动态随机存储器（SDRAM）、第1闪存（FLASH）的存储资源；所述多片处理系统B组内部共享64位数据总线资源和第3同步动态随机存储器（SDRAM）、第4同步动态随机存储器（SDRAM）、第2闪存（FLASH）的存储资源；平分成两组的8片信号处理芯片（DSP）的两套数据总线同时接入第2超大规模可编程逻辑器件EP2SGX30；第2超大规模可编程逻辑器件EP2SGX30另一端和标准(CPCI)总线第1插座相连，第1超大规模可编程逻辑器件EP2SGX60分别和标准(CPCI)总线第5插座、高速差分总线第3插座相连；

每个信号处理芯片（DSP）有4个链路口，其中链路口0和第1超大规模可编程逻辑器件EP2SGX60相连，构建所有信号处理芯片（DSP）和第1超大规模可编程逻辑器件EP2SGX60的双向高速通讯路径，其余的链路口1、链路口2和链路口3分别和本组内的其他3个信号处理芯片（DSP）相连，构建多片处理系统内部专用高速数据交换路径；

所述高速输入/输出模块包括6路双向高速输入输出数据传输通道，其中2路为光纤方式，4路为高速差分方式，单通道数据率均为2.5Gbps，峰值数据吞吐率高达15Gbps，高速输入/输出模块充分平衡系统内部数据处理和数据传输之间能力；前面板由光纤接口1和光纤接口2将光信号接入第1超大规模可编程逻辑器件EP2SGX60，构成前面板高速光纤插座，光纤接口采用一款短型高带宽光纤收发器LTP-LT12MB进行光电转换；背板插座则采用高速连接器（ZD）；由高速差分总线第3插座接第1超大规模可编程逻辑器件EP2SGX60，构成4路高速串行输入/输出接口；

所述全局时钟模块由时钟晶振和可编程时钟管理芯片组合而成；

所述大容量存储模块包括第1静态存储器和第2静态存储器，存储量均为2M×36bit；第1同步动态随机存储器、第2同步动态随机存储器、第3同步动态随机存储器和第4同步动态随机存储器（SDRAM），存储均为256Mbyte；另外，第1闪存和第2闪存分别有128M的存储空间，除作为加载引导空间外的部分，还可以作为可编程存储器（EPROM）使用。

本实用新型的有益技术效果体现在以下方面：

1、本实用新型采用信号处理芯片+超大规模可编程逻辑器件（DSP+FPGA）的经典系统结构及紧凑型外设部件互连标准(CPCI)总线，其高度集成的8片信号处理芯片ADSP TS201达到单板芯片数量最大化，具有很强的高速、并行处理能力，满足现在各种新体制雷达超强数据处理能力的要求；ADSP-TS201指令执行速度500MHZ，1024点复数FFT只需要15.78ms，链路口最高达500MB/s，峰值处理能力能够达到12GFLOPS；

2、采用标准总线平台和总线交换技术，进一步体现本处理器的通用性，虽然不同型号雷达的工作模式和性能指标不同，但都可以采用本处理器作为硬件平台，研制的重点只是软件工作，减少部门的重复劳动，大大提高工作效率，缩短研制周期；

3、全局时钟由专用时钟芯片管理，时钟可进行灵活配置；

4、增加的高速通道解决拉数据输入输出瓶颈；

5、可编程逻辑器件由新一代STRATIC ⅡGX取代，内部资源更为丰富；

6、电源模块的使用不仅能保证高质量电源性能，也使板卡外观更整洁美观；

7、专业的高速PCB布线技术提高拉处理器的信号完整性及抗干扰性；

8、本实用新型具备远程加载功能。

附图说明

图1为本实用新型系统结构框。

具体实施方式

下面结合附图，通过实施例对本实用新型作进一步地说明。

实施例：

基于标准(CPCI)总线平台下的高性能通用信号处理器包括信号处理芯片+超大规模可编程逻辑器件（DSP+FPGA）处理系统模块、高速输入/输出模块、全局时钟模块和大容量存储模块。

所述多信号处理芯片+超大规模可编程逻辑器件（DSP+FPGA）处理系统模块包括2片超大规模可编程逻辑器件（FPGA）、8片信号处理芯片(DSP)、4片同步动态随机存储器（SDRAM）和2片闪存（FLASH）。其中2片超大规模可编程逻辑器件（FPGA）采用ALTERA公司Stratix Ⅱ系列的EP2SGX30和EP2SGX60两款器件，8片信号处理芯片(DSP)采用亚德诺半导体技术有限公司（ADI）的ADSP-TS201。

本实用新型高度集成8片信号处理芯片(DSP)ADSP-TS201，由于单片ADSP-TS201的运行速度就高达600MHZ,1.6ns的指令周期，所以其并行工作峰值浮点性能高达8×3600MFLOPS（每秒执行百万次浮点操作数），数据处理能力超强；8片信号处理芯片平分成两组，第1信号处理芯片、第2信号处理芯片、第3信号处理芯片和第4信号处理芯片构成多片处理系统A组，第5信号处理芯片、第6信号处理芯片、第7信号处理芯片和第8信号处理芯片构成多片处理系统B组，每个独立的多片处理系统内部共享64位数据总线资源以及2片同步动态随机存储器(SDRAM)和1片闪存（FLASH）的存储资源。这种结构建立的是一点到多点的连接方式，因此可以在多处理系统内部的多个信号处理芯片之间、主机与信号处理芯片之间、各个信号处理芯片与外部存储器之间实现资源共享。两套总线外部各自独立，但同时接入第2超大规模可编程逻辑器件EP2SGX30，使得两套总线即可保持独立并行工作，避免8片信号处理芯片(DSP)共享同一总线造成总线利用率低，也可通过第2超大规模可编程逻辑器件EP2SGX30内部编程任意连接，突出体现新一代通用处理的通用性和灵活性。这种结构的无缝连接能力，方便设计师设计出通用的系统框架便可轻松应对不同的系统要求。第2超大规模可编程逻辑器件EP2SGX30另一端和标准(CPCI)总线相连，这样两套总线和标准(CPCI)总线直接通讯，可实现主机对两套总线上设备的访问,为信号处理芯片（DSP）的软件调试环境提供硬件平台,有效弥补硬件仿真器的不足，还能实现主机在线加载等功能。

ADSP-TS201的一个高速链路口单向通信包含4位数据，时钟和握手信号一共12条引线，双向通信要24条引线。在内核时钟为500MHZ时，单向数据传输率最高达到500MB/s，双向数据传输率可达1GB/s。高速链路口通信是点对点的，优点是有很高的传输可靠性。本实用新型八片信号处理芯片（DSP）链路口的耦合方式见图1的虚线框内，每个DSP有4个链路口，链路口0和第1超大规模可编程逻辑器件EP2SGX60相连，构建所有信号处理芯片（DSP）和第1超大规模可编程逻辑器件EP2SGX60的双向高速通讯路径，链路口1到3和本组内的其他3个信号处理芯片（DSP）相连，构建多片处理系统内部专用高速数据交换路径。

所述高速输入/输出模块模块包括6路双向高速输入输出数据传输通道，其中2路为光纤方式，4路为高速差分方式，单通道数据率均为2.5Gbps，峰值数据吞吐率高达15Gbps，高速I/O模块充分平衡系统内部数据处理和数据传输之间能力,不会成为整个系统的瓶颈。由光纤接口1和光纤接口2构成前面板高速光纤插座，将光信号接入第1超大规模可编程逻辑器件EP2SGX60，光纤接口采用一款短型高带宽光纤收发器LTP-LT12MB进行光电转换；背板则采用高速连接器(ZD)替代标准(CPCI)总线第3插座的方法，由高速差分总线第3插座接入第1超大规模可编程逻辑器件EP2SGX60，构成4路高速串行输入/输出接口。

所述全局时钟模块采用时钟晶振和可编程时钟管理芯片组合的方法，给本实用新型的14个集成电路芯片提供同源时钟。时钟管理电路是高性能通用信号处理器的心脏，其性能的好坏直接决定系统处理性能的优劣，本实用新型的器件数量多，集成电路芯片多达32个，其中14个需要同源时钟，印制电路板设计时，受到标准板卡面积及布局限制，很难保证同源时钟到达14个芯片的距离相同，这种布线距离的误差，在低频（40M以下）工作情况下，对系统的工作性能影响不大。但是一旦工作频率达到60～100M时，如果全局时钟达不到严格的要求，就会造成整个系统功能实现不正确。所以本实用新型采用60M晶振提供时钟源，由专用时钟管理芯片驱动输出14个时钟。该芯片内部嵌入锁相环，在配套的软件中可以方便的设置时钟的分频，倍频，使能，相位,能有效控制整个系统的基准时钟和各个芯片的时钟同步性。

本实用新型的工作原理和状态如下所述：

多片处理系统A组和B组拥有各自独立的32位地址和64位数据总线，总线上共享4片ADSP-TS201，2片同步动态随机存储器和1片闪存。ADSP-TS201进行数据运算和处理，同步动态随机存储器暂存中间数据，闪存FLASH主要作为ADSP-TS201的加载芯片，也可作为总线上的存储器。A组和B组总线同时接入第2超大规模可编程逻辑器件EP2SGX30，第2超大规模可编程逻辑器件EP2SGX30另一端连接紧凑型外设部件互连标准(CPCI)总线，两组总线可以通过第2超大规模可编程逻辑器件EP2SGX30互连，也可以单独和主机通讯。

在每个多片处理系统中，所有信号处理芯片（DSP）的链路口0连接到第1超大规模可编程逻辑器件EP2SGX60，构建第1超大规模可编程逻辑器件EP2SGX60和信号处理芯片（DSP）的高速双向传输路径，这也是本实用新型中重要的数据通道，需处理的数据通过第1超大规模可编程逻辑器件EP2SGX6的高速输入/输出模块输入后即通过该通道送入信号处理芯片（DSP）中进行运算处理，处理结果也由该通道传送到第1超大规模可编程逻辑器件EP2SGX60经高速输入/输出模块输出。信号处理芯片（DSP）的链路口1到3和本组内的其他3个信号处理芯片（DSP）相连，一个多片处理系统中的任一信号处理芯片（DSP）都可以通过高速链路口双向访问其他三个信号处理芯片（DSP）的链路口，所有链路口可并行工作，也可串行流水工作。另外，8片信号处理芯片（DSP）链路口0也可通过第1超大规模可编程逻辑器件EP2SGX60编程相互两两通讯。

接入第1超大规模可编程逻辑器件EP2SGX60的六路高速通道，均调用第1超大规模可编程逻辑器件EP2SGX60的内嵌高速收发器，将高速串行数据转换为并行数据，可方便地和第1超大规模可编程逻辑器件EP2SGX60内部其它模块接口。由于高速收发器在第1超大规模可编程逻辑器件EP2SGX60内占据固定的位置，所以高速输入/输出模接口信号必须安排在BANK14或BANK15区域内的管脚，I/O电平标准设定为1.5V PCML。

高性能通用信号处理器保留紧凑型外设部件互连标准(CPCI)总线接口和TTL电平接口，而将紧凑型外设部件互连标准(CPCI)规范中的第3插座替换为高速连接器（ZD），增加了高速输入输出通道，数据输入输出速率可以匹配内部强大的处理能力，不会成为整个系统瓶颈。一个基于交换结构的通用分机内，多块高性能通用信号处理器通过交叉开关板的控制可以实现8对高速串行总线的任意切换，这种结构体现本实用新型的通用性和灵活性，基于高性能通用信号处理器的硬件平台可以快速在各种型号雷达系统中移植，减少大量重复设计，缩短型号研制周期。

某雷达为两维收发全数字波束形成相控阵体制，多模工作，信号处理系统设计采用9块本实用新型完成常规处理和超分辨处理，包括13个通道，数据率为1M的脉冲压缩、滤波运算、杂波谱分析、杂波图、恒虚警处理、检测、点迹凝聚、比幅测角；22个通道脉冲压缩、滤波运算、俯仰超分辨测角和24个通道的脉冲压缩、滤波运算、方位超分辨测角。在该雷达信号处理系统中，采用本实用新型作为信号处理硬件平台，不仅减少设备量，简化处理器间接口设计，也使得整个系统设计方案灵活方便，缩短研制周期，其优越的性能得到充分体现。

Claims

1.基于标准总线平台下的高性能通用信号处理器，其特征在于：包括信号处理芯片+超大规模可编程逻辑器件处理系统模块、高速输入/输出模块、全局时钟模块和大容量存储模块；

所述信号处理芯片+超大规模可编程逻辑器件处理系统模块包括2片超大规模可编程逻辑器件、8片信号处理芯片、4片同步动态随机存储器和2片闪存；其中2片超大规模可编程逻辑器件分别为第1超大规模可编程逻辑器件EP2SGX60和第2超大规模可编程逻辑器件EP2SGX30；8片信号处理芯片的型号均为ADSP-TS201；

8片信号处理芯片平分成两组，第1信号处理芯片、第2信号处理芯片、第3信号处理芯片和第4信号处理芯片构成多片处理系统A组，第5信号处理芯片、第6信号处理芯片、第7信号处理芯片和第8信号处理芯片构成多片处理系统B组；所述多片处理系统A组内部共享64位数据总线资源和第1同步动态随机存储器、第2同步动态随机存储器、第1闪存的存储资源；所述多片处理系统B组内部共享64位数据总线资源和第3同步动态随机存储器、第4同步动态随机存储器、第2闪存的存储资源；平分成两组的8片信号处理芯片的两套数据总线同时接入第2超大规模可编程逻辑器件EP2SGX30；第2超大规模可编程逻辑器件EP2SGX30另一端和标准总线第1插座相连，第1超大规模可编程逻辑器件EP2SGX60分别和标准总线第5插座、高速差分总线第3插座相连；

每个信号处理芯片有4个链路口，其中链路口0和第1超大规模可编程逻辑器件EP2SGX60相连，构建所有信号处理芯片和第1超大规模可编程逻辑器件EP2SGX60的双向高速通讯路径，其余的链路口1、链路口2和链路口3分别和本组内的其他3个信号处理芯片相连，构建多片处理系统内部专用高速数据交换路径；

所述高速输入/输出模块包括6路双向高速输入输出数据传输通道，其中2路为光纤方式，4路为高速差分方式，单通道数据率均为2.5Gbps，峰值数据吞吐率高达15Gbps，高速输入/输出模块充分平衡系统内部数据处理和数据传输之间能力；前面板由光纤接口1和光纤接口2将光信号接入第1超大规模可编程逻辑器件EP2SGX60，构成前面板高速光纤插座，光纤接口采用一款短型高带宽光纤收发器LTP-LT12MB进行光电转换；背板插座则采用高速连接器；由高速差分总线第3插座接第1超大规模可编程逻辑器件EP2SGX60，构成4路高速串行输入/输出接口；

所述大容量存储模块包括第1静态存储器和第2静态存储器，存储量均为2M×36bit；第1同步动态随机存储器、第2同步动态随机存储器、第3同步动态随机存储器和第4同步动态随机存储器，存储量均为256Mbyte；另外，第1闪存和第2闪存分别有128M的存储空间，除作为加载引导空间外的部分，还可以作为可编程存储器使用。