CN201418077Y - 基于全数字逻辑电路的空间有效载荷信道编码控制系统 - Google Patents

Abstract

本实用新型涉及一种基于全数字逻辑电路的空间有效载荷信道编码控制系统，包括系统时钟单元分别与速率调控单元、数据调度单元、纠错编码单元和数据转换单元接口电连接；数据调度单元根据各通路载荷数据流量，结合速率调控单元的系统速率调控状态信号，调度数据信号流向；纠错编码单元接受任务源信号C控制，读取数据转换单元转来载荷总线数据，对其实施交错信道编码；数据转换单元接受数据调度单元控制，将各载荷数据源信号B转送至载荷数据总线；数据聚合单元接收经纠错编码单元控制生成的编码数据，与任务源信号D合成数据传输帧，经端口控制输出。该系统特别适合空间嵌入式系统用，可靠性和稳定性高，所需空间资源少、能源消耗低。

Description

基于全数字逻辑电路的空间有效载荷信道编码控制系统

技术领域

本实用新型涉及一种数字信号控制系统，特别是涉及一种适用于空间应用的嵌入式系统的、基于全数字逻辑电路的有效载荷信道编码控制系统。

背景技术

在空间信息通信过程中，为了获得一定编码增益，对于目前的有效载荷数据实施信道编码是十分必要的，但在实际空间应用过程中存在一些不足，例如2007年11月刊登在《机器人》第29卷第26期上的文献1《适用于空间机器人遥操作系统数据通信的纠错编码》所记载的：该系统采用数字集成电路针对通信数据进行二进制比特串的表示形式转换工作，并且最终通过计算机软件实现信道的特定编码任务。通过深入分析其信道编码实现过程，发现如下有待改进之处：

A、信道编码及其控制需要计算机系统及其软件协助工作；

B、采用标准的数字集成电路以及计算机系统，实现信道编码转化及其控制，不但浪费空间资源，而且消耗较多能源；

C、受空间系统资源限制，其纠错编码及其控制缺乏灵活性；

D、信息处理速度难以适应高速率的发展需求。

发明内容

本实用新型的目的是克服采用标准的数字集成电路和计算机系统及其软件实现信道编码及其控制，不但浪费空间资源，而且消耗较多能源的缺陷；为了适用于嵌入式系统应用，从而提供一种基于全数字逻辑电路的空间有效载荷信道编码控制系统，该系统具有较高的可靠性和高速的信息处理能力。

为了实现上述目的，本实用新型提供了一种基于全数字逻辑电路的空间有效载荷信道编码控制系统，包括：

系统时钟单元1，为其提供用于运行的基本工作时钟；所述的系统时钟单元1分别与速率调控单元2、数据调度单元3、纠错编码单元4和数据转换单元5接口电连接；

速率调控单元2，接受任务源信号A控制，切换系统输出数据速率，并与数据调度单元3和数据转换单元5以及数据聚合单元6接口电连接，为数据调度单元3提供系统速率调控状态信号，为数据聚合单元6提供数据输出速率信号，为数据转换单元5提供载荷时钟信号监测，并输出遥测信号F；

数据调度单元3，根据各通路载荷数据输入流量，以及结合速率调控单元2的系统速率调控状态信号，调度数据转换单元5的载荷数据信号流向；

纠错编码单元4，接受任务源信号C控制，设置纠错编码的交错深度，用于控制数据转换单元5转来的各通路的载荷输入数据实施纠错编码；

数据转换单元5，接收各载荷数据源信号B，用于串行输入数据流的串/并转换及数据缓冲，提供各载荷数据输入状态，并接受数据调度单元3的控制，将各载荷数据转送至载荷数据总线；

数据聚合单元6，接收经过纠错编码单元4控制生成的纠错编码数据，与任务源信号D合成数据传输帧数据信号，经数据聚合单元6的端口E控制发送输出。

上述技术方案中，所述的速率切换单元2中包含了一组级联方式构建的同步计数电路，以及多路选择逻辑电路，由此控制速率切换；并且设置了五组由单稳态触发电路构成的信号速率检测电路，监控各载荷输入数据速率和输出的信道时钟速率的变化。

上述技术方案中，所述的数据调度单元3中包含了两个独立8位信号锁存电路，并且配置了数据调度部件，该功能单元根据锁存的当前各载荷数据输入状态，同时结合系统速率状态，输出载荷数据选取信号，由此控制各通路载荷数据流向。

上述技术方案中，所述的纠错编码交错单元4中包含了两组结构和功能对等同步运行的数据交错波盘电路，以及五组8位信号锁存电路和对应的信道编码电路，由此控制载荷数据进行信道编码的交错流转。

上述技术方案中，所述的有效载荷数据转换单元5中包含了四个独立的8位串行至并行数据转换电路和对应的数据缓冲电路。

上述技术方案中，所述的数据聚合单元6中包含了数据聚合部件、伪随机化处理部件、数据帧同步部件以及8位并行至串行数据转换电路。数据聚合部件将系统勤务信息添加在每一经过交错编码的载荷数据帧起始部分，随后按位实施伪随机化操作，之后添加同步信息，最终完成数据并/串转换工作。

本实用新型除系统时钟单元1外，其它电路如速率调控单元2、数据调度单元3、纠错编码交错单元4、数据转换单元5和数据聚合单元6集成在同一片FPGA中，用VHDL语言描述方式实现的。

本实用新型的系统相对于已有技术具有如下优点：

对于本实用新型的技术方案与采用标准的数字集成电路以及计算机系统实现信道编码及其控制系统来说，由于本实用新型的技术方案是基于全数字逻辑电路，将电路如速率调控单元2、数据调度单元3、纠错编码交错单元4、数据转换单元5和数据聚合单元6集成在同一片FPGA中，用VHDL语言描述方式实现的。所以特别适合于空间嵌入式系统的应用，而且可靠性和稳定性较高，所需空间资源少、能源消耗较低。就设计方法而言，易于VHDL语言描述实现，还可以根据空间任务需求，在线配置载荷数据调度方式、编码控制机制和调控数据输出速率。

附图说明

图1是本实用新型的空间有效载荷信道编码控制系统组成图

图2是本实用新型的控制系统中使用的速率调控单元的内部结构图

图3是本实用新型的控制系统中使用的数据调度单元的内部结构图

图4是本实用新型的控制系统中使用的纠错编码交错单元的内部结构图

图5是本实用新型的控制系统中使用的数据转换单元的内部结构图

图6是本实用新型的控制系统中使用的数据聚合单元的内部结构图

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图和实施例进一步详细说明本实用新型。

参照图1，制作一种基于全数字逻辑电路的空间有效载荷信道编码控制系统，在该系统中系统时钟单元1采用市场上采购的适合于空间应用的晶体振荡器，所述的系统时钟可至百兆赫兹，纠错编码的交错深度可达到5级，接收的载荷数据通路可根据所用的FPGA资源进行扩展，这对于本领域技术人员来说是可以胜任的。该系统时钟单元1分别为速率调控单元2、数据调度单元3、纠错编码单元4和数据转换单元5提供基本工作时钟。各有效载荷数据经过数据转换单元5规整，由数据调度单元3根据其状态控制数据的流向，经过纠错编码交错单元4控制数据帧按照交错方式形成编码数据帧，同时，速率调控单元2根据系统要求产生基带时钟，最终数据聚合单元6将有效载荷数据整合成符合协议要求的基带信号。

速率调控单元2的内部结构组成如图2所示，由计数器、速率调控部件2-8和速率检测部件电连接构成。其中，计数器是两个以级联方式互联的8位同步计数器电路(即第一8位同步计数器电路2-1和第二8位同步计数器电路2-2)；多路选择逻辑电路构成速率调控部件；由五个单稳态触发电路电连接构成速率检测部件(即附图2中的第一速率检测电路2-3、第二速率检测电路2-4、第三速率检测电路2-5、第四速率检测电路2-6、第五速率检测电路2-7)。8位同步计数电路2-1和2-2以系统时钟作为工作的激励信号，速率调控部件根据系统对速率的设定，选取分频链路；同时，速率检测部件对四路载荷数据信号速率和实际选用的信道时钟速率进行监测，并为系统提供遥测信息。

数据调度单元3的内部结构组成如图3所示，主要由两个8位数据锁存电路与数据调度部件3-3电连接构成。其中，第一8位数据锁存电路3-1用于监测当前各载荷数据输入状态，当任意载荷数据流达到各自设定流量时，将使第一8位数据锁存电路3-1相应信号置位，数据调度部件根据各载荷数据输入状态，同时结合系统速率状态，输出各载荷通路切换信息至第二8位数据锁存电路3-2，由此控制各通路载荷数据流的通量以及相互之间的比例关系。

纠错编码交错单元4的内部结构组成如图4所示，主要由两组数据交错部件、五组8位数据锁存电路和五组信道编码电路电连接构成。其中，数据交错部件是两组结构和功能对等、同步运行的数据交错波盘电路，按照系统预先设定的交错深度，选定五组8位数据锁存电路(即附图4中所示的第一锁存电路4-3、第二锁存电路4-5、第三锁存电路4-7、第四锁存电路4-9、第五锁存电路4-11)及其对应信道编码电路的配置(即附图4中所示的第一信道编码电路4-4、第二信道编码电路4-6、第三信道编码电路4-8、第四信道编码电路4-10、第五信道编码电路4-12)。第一数据交错部件4-1控制载荷数据按照锁存电路和信道编码电路序号，顺序从一个编码器转到另一个编码器，其间，第二数据交错部件4-2同步地控制数据从相应编码器输出，并且二数据交错部件配合控制，将生成的信道编码信息衔接在各载荷数据帧的结尾部分，从而实现以交错的方式完成对载荷数据帧的编码。为适应空间通信应用，编码器选用符合CCSDS标准的REED-SOLOMON(255，223)编码方式。

数据转换单元5的内部结构组成如图5所示，主要由4个独立的8位串/并转换电路和对应的数据缓冲电路电连接构成，其中4个独立的8位串/并转换电路包括第一8位串/并转换电路5-1、第二8位串/并转换电路5-2、第三8位串/并转换电路5-3、第四8位串/并转换电路5-4，以及对应的数据缓冲电路包括第一数据缓冲电路5-5、第二数据缓冲电路5-6、第三数据缓冲电路5-7、第四数据缓冲电路5-8；其功能将各载荷串行数据转换成并行数据，提供各载荷数据输入状态，并根据载荷数据选取信号，将载荷数据引至载荷数据总线。

数据聚合单元6的内部结构组成如图6所示，主要由数据聚合单元6-1、伪随机化电路6-2、数据帧同步电路6-3和8位并/串转换电路6-4电连接构成；其中，数据聚合单元6-1接收8位并行的特定长度的系统勤务信息，以及接收8位并行的经过交错编码的载荷数据帧，并将系统勤务信息添加在每一经过交错编码的载荷数据帧起始部分，随后从首位开始按位实施与伪随机化序列的模2加操作，伪随机化序列的生成多项式符合CCSDS-AOS标准的定义，之后再将32比特同步信息添加在编码后的载荷数据帧的头部，最终完成数据帧的并/串转换工作，从而形成串行的基带数据信号，上述的这些电路或部件的设计和制作对于本领域技术人员来说是可以胜任的。

在具体实施例系统中，系统时钟频率设为n＝12MHz，按照2的整数幂次分频调控输出信道的基带速率，载荷信源设定为m＝4个通路；纠错编码的交错深度设置为i＝2；输出数据帧长度为l＝512字节。

在本实施例中除系统时钟单元1外，其它电路如速率调控单元2、数据调度单元3、纠错编码交错单元4、数据转换单元5和数据聚合单元6集成在同一片FPGA中，用VHDL语言描述方式实现的。

应该注意到并理解，在不脱离后附的权利要求所要求的本发明的精神和范围的情况下，能够对上述详细描述的本发明做出各种修改和改进。因此，要求保护的技术方案的范围不受所给出的任何特定示范教导的限制。

Claims (6)

1、一种基于全数字逻辑电路的空间有效载荷信道编码控制系统，包括：

系统时钟单元(1)，为系统提供用于运行的基本工作时钟；所述的系统时钟单元(1)分别与速率调控单元(2)、数据调度单元(3)、纠错编码单元(4)和数据转换单元(5)接口电连接；

速率调控单元(2)，接受任务源信号(A)控制，切换系统输出数据速率，并与数据调度单元(3)和数据转换单元(5)以及数据聚合单元(6)接口电连接，为数据调度单元(3)提供系统速率调控状态信号，为数据聚合单元(6)提供数据输出速率信号，为数据转换单元(5)提供载荷时钟信号监测；

数据调度单元(3)，根据各通路载荷数据输入流量，以及结合速率调控单元(2)的系统速率调控状态信号，调度数据转换单元(5)的载荷数据信号流向；

纠错编码单元(4)，接受任务源信号(C)控制，设置纠错编码的交错深度，用于控制数据转换单元(5)转来的各通路的载荷输入数据实施纠错编码；

数据转换单元(5)，接收各载荷数据源信号(B)，用于串行输入数据流的串/并转换和数据缓冲，提供各载荷数据输入状态，并接受数据调度单元(3)的控制，将各载荷数据转送至载荷数据总线；

数据聚合单元(6)，接收经过纠错编码单元(4)控制生成的纠错编码数据，与任务源信号(D)合成数据传输帧数据信号，经数据聚合单元(6)的端口(E)控制发送输出。

2、根据权利要求1所述的基于全数字逻辑电路的空间有效载荷信道编码控制系统，其特征在于，所述的速率调控单元(2)由计数器、速率调控部件和速率检测部件电连接构成；所述的计数器是两个以级联方式互联的8位同步计数器电路；所述的速率调控部件由多路选择逻辑电路构成；所述的8位同步计数电路以系统时钟作为工作的激励信号，速率调控部件根据系统对速率的设定，选取分频链路；同时，速率检测部件对四路载荷数据信号速率和实际选用的信道时钟速率进行监测，并为系统提供遥测信息。

3、根据权利要求1所述的基于全数字逻辑电路的空间有效载荷信道编码控制系统，其特征在于，所述的数据调度单元(3)由两个8位数据锁存电路与数据调度部件(3-3)电连接构成；由此控制各通路载荷数据流的通量以及相互之间的比例关系。

4、根据权利要求1所述的基于全数字逻辑电路的空间有效载荷信道编码控制系统，其特征在于，所述的纠错编码交错单元(4)由两组数据交错部件、五组8位数据锁存电路和五组信道编码电路电连接构成；其中，数据交错部件是两组结构和功能对等、同步运行的数据交错波盘电路，按照系统预先设定的交错深度，选定五组8位数据锁存电路及其对应信道编码电路的配置。

5、根据权利要求1所述的基于全数字逻辑电路的空间有效载荷信道编码控制系统，其特征在于，所述的数据转换单元(5)中包含了数组数据串/并转换电路和对应的数据缓冲电路。

6、根据权利要求1所述的基于全数字逻辑电路的空间有效载荷信道编码控制系统，其特征在于，所述的数据聚合单元(6)由数据聚合电路、伪随机化电路、数据帧同步电路和8位并/串转换电路电连接构成。

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