CN104410598B - 基于cvqkd系统的fpga数据同步采集方法 - Google Patents

基于cvqkd系统的fpga数据同步采集方法 Download PDF

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Abstract

本发明提供一种基于CVQKD系统的FPGA数据同步采集方法及系统，包括步骤：步骤1：时钟同步；步骤2：峰值采样；步骤3：接收端FPGA板卡根据发送端FPGA板卡构造的数据格式在位同步段进行位单元搜索，以进行位同步；步骤4：寻找帧同步段，进行帧同步，来作为判定通信数据接收的开始。本发明主要集中在Bob端接收数据同步采集方法的实现上，具有简单，高效等特点，在CVQKD系统中具有很好的应用前景。

Description

基于CVQKD系统的FPGA数据同步采集方法
技术领域
本发明涉及接收数据处理技术，涉及一种FPGA数据同步采集方法，尤其是一项基于高速连续变量量子密钥分发(CVQKD)系统而设计的接收数据处理技术。
背景技术
连续变量量子密钥分发是有别于传统通信的一项技术，其主要利用测不准原理和量子态不可克隆定理来实现通信的无条件安全。相比于离散变量量子密钥分发技术，连续变量量子密钥分发因其具有更高的通信速率而吸引了许多科研人员参与研究。
连续变量量子密钥分发系统主要包含发送端(Alice端)，光路，接收端(Bob端)，时钟控制四部分。Alice端可以通过驱动程序来控制FPGA对数据的高斯调制，解调等操作，而Bob端主要是完成对数据的接收以及一些后处理操作。数据接收是密钥分发系统控制模块中非常重要的一个环节，设计一种高效且稳定的数据同步采集方法显得尤为重要。
发明内容
针对现有技术中的缺陷，本发明的目的是提供一种基于CVQKD系统的FPGA数据同步采集方法，基于高速连续变量量子密钥分发(CVQKD)系统而设计，其中，连续变量量子密钥分发技术因其具有物理上无条件安全等优点而成为通信技术的一个重要分支，而作为底层的硬件实现，FPGA因其具有速度快，应用灵活等优点而成为高速系统控制模块中非常重要的一部分。
根据本发明提供的一种基于CVQKD系统的FPGA数据同步采集方法，包括如下步骤：
步骤1：由时钟板卡产生两路时钟信号，其中的一路时钟信号直接传给发送端FPGA板卡，其中的另一路时钟信号经光路传给接收端FPGA板卡，使得发送端FPGA板卡与接收端FPGA板卡时钟同步；
步骤2：接收端FPGA板卡ADC以发送端FPGA板卡DAC的M倍频进行峰值采样，以 确定采用峰值点位置并采样输出，接收端FPGA板卡ADC采样输出数据率和发送端FPGA板卡DAC的输出数据率一样；其中，M为大于等于2的整数；
步骤3：接收端FPGA板卡根据发送端FPGA板卡构造的数据格式在位同步段进行位单元搜索，以进行位同步；
步骤4：接收端FPGA板卡根据发送端FPGA板卡构造的数据格式寻找帧同步段，进行帧同步，来作为判定通信数据接收的开始；
其中，所述发送端FPGA板卡构造的数据格式，由依次的位同步段、帧同步段以及通信数据三部分组成，位同步段由多个位单元构成，位单元由依次的多个交替和多个平坡组成，帧同步段由多个交替组成；
其中，所述交替是指具有电压差值为V的一个阶梯，所述平坡是指具有连续恒定等幅的某一电平Vω
优选地，所述步骤1，具体地：
发送端FPGA板卡与接收端FPGA板卡是同源的，以确保数据的同步接收；
所述另一路时钟信号从发送端FPGA板卡输出，经发送端的光电转换器由电信号转换成光信号，经过光纤到达接收端，然后经接收端的光电转换器由光信号转换成电信号传给接收端的FPGA板卡做时钟同步信号。
优选地，在发送端FPGA板卡构造的数据格式中：
位单元由256个交替和256个平坡组成，在位同步段内位单元重复1024次；
位单元搜索从当前组数据的第一个位单元开始，直到当前组数据的最后一个位单元，若寻找到一次位单元，即位同步成功，否则位同步失败；
位同步成功则进入步骤4进行帧同步段寻找，否则取消当前组通信数据的接收，进入下一组通信数据的位同步。
优选地，交替的差值可以设置，若V1代表高电平，V2代表低电平,则V1-V2>α时才认为是一个交替,其中α为预先设置的阈值。
优选地，在发送端FPGA板卡构造的数据格式中：
帧同步段由512个交替组成；
帧同步段寻找成功则进入当前组通信数据的接收，否则取消当前组通信数据的接收，进入下一组通信数据的位同步和帧同步。
优选地，为了提高帧同步的成功率，预先设置一个K值，即每次搜索到512*K个交替则判定为帧同步段寻找成功，其中0.5<K<1。
优选地，K取值为0.75。
优选地，M取值为10。
优选地，所述峰值采样为采集数据脉冲的峰值，统计并记录采样峰值点位置，其中，采样峰值点位置通过统计的结果确定，即统计每个脉冲的峰值点出现在M个位置点上的哪个位置点，然后将M个位置点中出现峰值点最多的位置点或出现峰值点最多的位置点之一，确定为采样峰值点位置。
根据本发明提供的一种基于CVQKD系统的FPGA数据同步采集系统，所述基于CVQKD系统的FPGA数据同步采集系统采用上述的基于CVQKD系统的FPGA数据同步采集方法。
与现有技术相比，本发明具有如下的有益效果：
1、本发明基于连续变量密钥分发系统构造的特定格式的数据，设计出了接收数据处理方法。首先，Alice端构造具有特殊格式的位帧数据，接着对位帧数据进行高斯调制，然后通过光路发送给Bob端，Bob端按着Alice端构造的数据格式对数据进行接收。
2、本发明主要集中在Bob端接收数据同步采集方法的实现上，具有简单，高效等特点，在CVQKD系统中具有很好的应用前景。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为本发明时钟系统结构图。
图2为本发明10倍采样示意图。
图3为本发明中位、帧同步段结构图。
图中：
SYN_CLK_IN表示FPGA板卡的时钟输入信号
SYN_CLK_OUT表示FPGA板卡的时钟输出信号
DAC表示数模转换器
ADC表示模数转换器
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人 员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进。这些都属于本发明的保护范围。
本发明提供了一种基于连续变量量子密钥分发系统的FPGA数据同步采集方法，包括以下几个步骤：峰值采样，位同步以及帧同步。发送端(Alice端)发送一串特定格式的数据，该数据由位同步段，帧同步段及随机数(即通信数据)组成。Alice端发送的数据经光路传给接收端(Bob端)。Bob端的FPGA板卡(FPGA_B板卡)首先对数据进行峰值采样，确定脉冲的峰值点，为位帧同步做准备；接着FPGA_B板卡按照特定的位同步段格式搜索位同步段，位同步成功后进行帧同步段的寻找，根据帧同步来判定有效通信数据的接收。本发明具有简单，高效，应用范围广等优点。
具体地，本发明通过对接收数据进行峰值采样，位同步，帧同步来达到数据接收的目的。为达到该目的，具体技术方案如下：
在实际的连续变量量子密钥分发系统中，时钟同步是发送数据和接收数据同步的基础，这要求采用同源的时钟信号同时控制Alice端和Bob端的FPGA板卡。实验中，有两种时钟同步方案，第一种方案由Alice端的时钟板卡产生时钟信号，一路直接给Alice端的FPGA_A板卡(为了叙述方便，Alice端的FPGA板卡称为FPGA_A板卡，Bob端的FPGA板卡称为FPGA_B板卡)作为时钟信号，另一路从Alice端的时钟端口输出经过光电转换器转换成光信号加载到中心波长为1310nm光纤上，再经Bob端的光电转换器转换成电脉冲信号供给Bob端的FPGA_B板卡作为同步时钟信号。第二种方案是由AWG产生时钟信号，一路传给Alice端的FPGA_A板卡，另一路传给Bob端的FPGA_B板卡，两种方案的原理是一样的，从实用性的角度考虑，两者有一些区别，本发明的实验系统采用第一种方案。
Alice和Bob两端的时钟达到同步之后，接下来的数据同步采集方法包括以下步骤：
(1)由时钟脉冲触发去采集每一个数据脉冲的峰值
接收数据时，首先应该进行峰值采样，及确定数据脉冲的峰值点，然后才能进行位帧同步。实验系统的时钟频率为25M，Alice端DAC的工作频率为25M，而Bob端ADC的工作频率为250M，保持了1:10的关系。为了控制Alice端和Bob端的DAC和ADC的工作频率的比例关系，FPGA板卡中的PLL会进行相应的配置达到所需的参数要求。工作频率保持1:10的关系是为了确保Bob端以10倍的速率去采集数据，即从每一个脉冲中采集10个点。从实际的系统角度考虑，由于光路存在各种噪声，从Alice端发送的数 据经光路传到Bob端后其波形无论在幅度，还是相位都会产生微小的“变形”，为了能够正确的采集到峰值点，此采样过程采用统计学原理来确定峰值点位置。假设从第1个脉冲采集到10个点，在第五个点采到峰值点，第2个脉冲在第六个点采到峰值点，第3个脉冲又在第五个点采到峰值点……第N个脉冲在第七个点采到峰值点。从这些脉冲采集到的峰值点中统计出现峰值最多的位置点，把这个点作为峰值采集点并存储下来。由于时钟是同源的，峰值采样确保了收发双方数据率的同步，为位帧同步做好准备。
(2)搜索位同步段
确定完峰值点，FPGA进入位同步阶段。本实施系统中发送端FPGA板卡构造的数据格式由依次的位同步段、帧同步段以及随机数三部分组成。其中位同步段由1024个基本单元N(即位单元)组成，而位单元依次由256个交替和256个平坡组成。位同步段后面是帧同步段的格式。搜索位同步段是为了使调制方式准确的施加到后续的随机数(即通信数据)上，如果位同步段没对齐，或者寻找错误(不是在1024N中找到)，就会产生庞大的数据错误，严重影响通信的数据接收。
(3)寻找帧同步段
位同步成功后，接着进行帧同步。帧同步段由512个交替组成。如同搜索位同步段一样，帧同步段的寻找按着512个交替进行，为了区分位同步段和帧同步段，帧同步段中没有设计平坡。
由上述介绍的数据格式可知，帧同步段后面接的是要发送的信息数据，所以帧同步是用来判定第一位数据的位置。帧同步成功意味着FPGA板卡将开始接收数据。
通过以上步骤设计的数据同步采集方法能有效的完成对数据的接收，为连续变量量子密码通信系统的实现奠定了基础，具有很好的应用前景。
更为具体地，如图1所示，时钟系统结构图给出了接收端数据同步采集方法的时钟要求，此要求必要保证Alice端的DAC的工作频率和Bob端ADC的工作频率保持1:10的关系，确保峰值采样时以10倍频采集脉冲峰值。时钟同步是收发双发数据同步的前提，由于FPGA_A板卡和FPGA_B板卡都是同源的，这就确保了时钟频率同步。下面通过三个步骤实现方法：
(1)峰值采样过程
此采样过程采用统计学原理来确定峰值点位置。其峰值采样示意图如图2所示：假设从第1个脉冲采集到10个点，在第五个点采到峰值点，第2个脉冲在第六个点采到峰值点，第3个脉冲又在第五个点采到峰值点……第N个脉冲在第七个点采到峰值点。 从这些脉冲采集到的峰值点中统计出现峰值最多的位置点，把这个点作为峰值采集点并存储下来。值得注意的是，峰值采样需要设定一个阀值来限制采样的难易程度，这个阀值是可调的，当设定一个阀值时，只有当采样高于阀值时才把值存入FIFO中，并进行冒泡排序，确定一个数据脉冲的峰值点。
下面以1G的ADC采样为例，从ADC通道采集进来的物理数据为1G*8bit，经过频率变换将数据变换为100M*80bit。在峰值采样过程中，FPGA将80bit数据分成10个点，每个点8bit数据，然后对着10个点进行冒泡排序，并记录下出现峰值点的位置，存储在寄存器中。FPGA会连续采集1024个有效数据，并把成为峰值的位置记录下来，最终根据统计的结果把成为峰值最多的位置点作为峰值采样点。
(2)寻找位同步段
根据发明内容中位同步方案，结合位帧同步段结构图，FPGA会做如下处理：
首先，搜索第一个位单元N，即寻找256个交替加256个平坡。如果第一个位单元搜索失败，接着搜索下一个位单元，直到寻找到位单元。
需要强调的是，硬件实施时，FPGA会设置高电平为0xff，低电平为0x00，而平坡为0x80。如上所述，如果没有搜索到位单元，即1024组同步段全部同步失败，就判定取消这一组通信数据的接收，进入下一组通信数据的位同步段搜索。图3中的V1和V2代表一个交替，交替的差值可以设置，即(V1-V2)>α时才认为是一个交替。
由于硬件设备的某些缺陷，可能每次搜索到的交替和平坡并不是256个，这就使得FPGA很难确认位同步。基于此，位同步段中重复2014次其基本位单元N，使得FPGA正确寻找位同步段的概率大大增加。在这1024组N中，只要正确搜索到一次位同步段，就判定位同步成功，无论接下来的采样值是否正确，FPGA将会按着位单元N的格式往后数，直到进入下一个阶段——帧同步。
(3)搜索帧同步段
位同步成功后，FPGA将进行帧同步。帧同步段的搜索跟位同步相似，区别在于数据格式的差别。按着构造的帧同步段，FPGA将搜索512个交替。
同样由于物理线路的不可靠，FPGA可能很难每次都搜索到512次交替，为了解决这个问题，可以设置一个K值，即每次搜索512*K个交替，K的取值范围为0.5<K<1，K取0.5时，512*K＝256，FPGA会认为位还未结束，所以K必须大于0.5。此实施系统将K设置为0.75，0.75是多次实验的一个经验值。这样既不会错把位同步段当作帧头，也不会因为线路导致的误码而搜索不到512个交替。
其硬件实现为：Alice端发送一组512位交错的0xff与0x00作为“帧头”，Bob端检测并比较到底电平的差值，如果发现512*0.75，即384个交错位，就判定帧同步成功。帧同步段并没有像位单元那样发送1024组，所以在短时间内如果没有寻找到帧头，就判定帧同步失败，取消这组通信数据的接收。
以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变形或修改，这并不影响本发明的实质内容。

Claims (9)

1.一种基于CVQKD系统的FPGA数据同步采集方法，其特征在于，包括如下步骤：
步骤1：由时钟板卡产生两路时钟信号，其中的一路时钟信号直接传给发送端FPGA板卡，其中的另一路时钟信号经光路传给接收端FPGA板卡，使得发送端FPGA板卡与接收端FPGA板卡时钟同步；
步骤2：接收端FPGA板卡ADC以发送端FPGA板卡DAC的M倍频进行峰值采样，以确定采样峰值点位置并采样输出，接收端FPGA板卡ADC采样输出数据率和发送端FPGA板卡DAC的输出数据率一样；其中，M为大于等于2的整数；
步骤3：接收端FPGA板卡根据发送端FPGA板卡构造的数据格式在位同步段进行位单元搜索，以进行位同步；
步骤4：接收端FPGA板卡根据发送端FPGA板卡构造的数据格式寻找帧同步段，进行帧同步，来作为判定通信数据接收的开始；
其中，所述发送端FPGA板卡构造的数据格式，由依次的位同步段、帧同步段以及通信数据三部分组成，位同步段由多个位单元构成，位单元由依次的多个交替和多个平坡组成，帧同步段由多个交替组成；
其中，所述交替是指具有电压差值为V的一个阶梯，所述平坡是指具有连续恒定等幅的某一电平Vω；
其中，采样峰值点位置通过统计的结果确定，即统计每个脉冲的峰值点出现在M个位置点上的哪个位置点，然后将M个位置点中出现峰值点最多的位置点或出现峰值点最多的位置点之一，确定为采样峰值点位置。
2.根据权利要求1所述的基于CVQKD系统的FPGA数据同步采集方法，其特征在于，所述步骤1，具体地：
发送端FPGA板卡与接收端FPGA板卡是同源的，以确保数据的同步接收；
所述另一路时钟信号从发送端FPGA板卡输出，经发送端的光电转换器由电信号转换成光信号，经过光纤到达接收端，然后经接收端的光电转换器由光信号转换成电信号传给接收端的FPGA板卡做时钟同步信号。
3.根据权利要求1所述的基于CVQKD系统的FPGA数据同步采集方法，其特征在于，在发送端FPGA板卡构造的数据格式中：
位单元由256个交替和256个平坡组成，在位同步段内位单元重复1024次；
位单元搜索从当前组数据的第一个位单元开始，直到当前组数据的最后一个位单元，若寻找到位单元，即位同步成功，否则位同步失败；
位同步成功则进入步骤4进行帧同步段寻找，否则取消当前组通信数据的接收，进入下一组通信数据的位同步。
4.根据权利要求3所述的基于CVQKD系统的FPGA数据同步采集方法，其特征在于，交替的差值能够设置，若V1代表高电平，V2代表低电平,则V1-V2>α时才认为是一个交替，其中α为设定的阈值。
5.根据权利要求1所述的基于CVQKD系统的FPGA数据同步采集方法，其特征在于，在发送端FPGA板卡构造的数据格式中：
帧同步段由512个交替组成；
帧同步段寻找成功则进入当前组通信数据的接收，否则取消当前组通信数据的接收，进入下一组通信数据的位同步和帧同步。
6.根据权利要求5所述的基于CVQKD系统的FPGA数据同步采集方法，其特征在于，为了提高帧同步的成功率，预先设置一个K值，即每次搜索到512*K个交替则判定为帧同步段寻找成功，其中0.5<K<1。
7.根据权利要求6所述的基于CVQKD系统的FPGA数据同步采集方法，其特征在于，K取值为0.75。
8.根据权利要求1所述的基于CVQKD系统的FPGA数据同步采集方法，其特征在于，M取值为10。
9.根据权利要求1所述的基于CVQKD系统的FPGA数据同步采集方法，其特征在于，所述峰值采样为采集数据脉冲的峰值，统计并记录采样峰值点位置。
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