CN201374173Y - 一种恒流驱动芯片 - Google Patents
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Abstract
本实用新型公开了一种恒流驱动芯片，其包括一四边形的封装体，所述封装体中封装控制电路、基片和焊盘，所述控制电路含有数字模块与模拟模块，两者双向连接；所述封装体表面的任一边角上设置有标记，从所述封装体四个侧边上顺序引出48个管脚，其中，由所述模拟模块分别引出24个输出端管脚、14个驱动输出接地管脚、1个开路及节温状态数据输出管脚、1个第一电源输入管脚及1个外接电阻输入端管脚；由数字模块引出1个输出使能输入管脚、1个数据选通输入管脚、1个串行数据输入管脚、1个时钟输入管脚、1个串行数据输出管脚、1个第二电源输入管脚及1个控制逻辑接地管脚。上述恒流驱动芯片集成度高，节省了成本。
Description
技术领域
本实用新型属于LED驱动芯片技术领域，特别涉及一种恒流驱动芯片。
背景技术
现有技术下，显示屏和显示屏背光行业中，像素大多是基于三基色，即红色、绿色和蓝色，而每种基色都是通过LED灯显示的。其中，大部分显示屏和显示屏背光中的LED灯是通过16比特的恒流驱动芯片进行驱动显示的。
但是，对于三基色的显示屏和显示屏背光，一般情况下，其灯点的个数都是三基色的倍数，也就是具有数目为三的倍数个灯点。而现有技术下，恒流驱动芯片大都是16比特的，也就是有16个数据输出端，并且每一颗芯片只能驱动一种颜色的LED灯，即只能驱动红色、绿色或蓝色的其中一种颜色。这样会导致显示屏中恒流驱动芯片与LED灯布线繁琐，还容易导致各种故障。
随着LED显示屏的控制芯片的发展，控制芯片亟需合理的管脚设置，以便于控制芯片在LED显示屏上单元板上的布局和布线。
因此，现有技术存在缺陷，有待于进一步改进和发展。
实用新型内容
本实用新型为了解决现有技术中存在的不足，特别提供了一种恒流驱动芯片。
本实用新型的技术方案如下：
一种恒流驱动芯片，其包括一四边形的封装体，所述封装体中设置一控制电路、基片和焊盘，所述控制电路含有数字模块与模拟模块，两者双向数据通讯；所述封装体表面的任一边角上设置有标记，从所述封装体四个侧边上顺序引出48个管脚，其中，所述模拟模块中含有恒流输出单元，且恒流输出单元分别设置有24个输出端管脚、14个驱动输出接地管脚、1个开路及节温状态数据输出管脚、1个第一电源输入管脚和1个外接电阻输入端管脚；
所述数字模块设置有1个第二电源输入管脚和1个逻辑接地管脚，还包括顺序连接的移位寄存器单元、锁存器单元及输出控制单元；其中，所述移位寄存器单元，设置有1个串行数据输出管脚和1个串行数据输入管脚，还与时钟输入管脚连接，用于接收时钟信号；
所述锁存器单元，设置有1个数据选通输入管脚，用于接收数据选通信号，还用于接收所述移位寄存器单元的信号，将信号输出至所述输出控制单元；
所述输出控制单元，设置有1个输出使能输入管脚，还与时钟输入管脚连接，接收时钟信号。
本发明实施例中，所述移位寄存器单元含有若干输出端串行连接的D触发器，其中，串行数据输入管脚与第一个D触发器的数据输入端连接，时钟输入管脚分别与各D触发器并联。
所述锁存器单元含有若干D触发器，各D触发器分别通过其数据输入端，接收所述移位寄存器单元的信号；并且，所述数据选通输入信号还分别与各D触发器并行连接。
所述输出控制单元含有若干与门电路及若干串行连接的D触发器，其中，所述输出使能输入管脚与第一个D触发器的数据端连接，所述时钟输入管脚分别与各D触发器并联。
本发明实施例中，所述恒流驱动芯片采用LQFP封装或QFP封装方式。
本发明实施例中，以所述标记为起点，设置所述恒流驱动芯片的第1管脚至第12管脚、以及第25管脚至第36管脚为所述输出端管脚；
设置所述恒流驱动芯片的第13管脚至第24管脚，以及第37管脚和第48管脚为所述驱动输出接地管脚；
设置所述恒流驱动芯片的第38管脚为所述输出使能输入管脚；
设置所述恒流驱动芯片的第39管脚为所述开路及节温状态数据输出管脚；
设置所述恒流驱动芯片的第40管脚为所述串行数据输出管脚；
设置所述恒流驱动芯片的第41管脚为所述外接电阻输入端管脚；
设置所述恒流驱动芯片的第42管脚和第43管脚分别为所述第一电源输入管脚及所述第二电源输入管脚；
设置所述恒流驱动芯片的第44管脚为所述串行数据输入管脚；
设置所述恒流驱动芯片的第45管脚为所述时钟输入管脚；
设置所述恒流驱动芯片的第46管脚为数据选通输入管脚；
设置所述恒流驱动芯片的第47管脚为所述控制逻辑的接地管脚。
本发明实施例中，所述管脚以所述标记为起点，按逆时针方向，顺序分布在所述封装体的四个侧边上。
本发明另一实施例中，所述管脚以所述标记为起点，按顺时针方向，顺序分布在所述封装体的四个侧边上。
采用本实用新型的恒流驱动芯片，可以驱动更多的LED灯，并且提高了芯片的集成度，节省了成本，同时还节省了电路板上的空间。
附图说明
图1为本实用新型电路原理示意图；
图2为本实用新型的恒流驱动芯片示意图；
图3为本实用新型的另一恒流驱动芯片示意图；
图4为本实用新型移位寄存器单元电路示意图；
图5为本实用新型锁存器单元电路示意图；
图6为本实用新型输出控制单元电路示意图。
具体实施方式
下面通过附图及较优实施例对本实用新型作进一步说明。
参照图1、图2，本实施例提供了一种恒流驱动芯片，其包括一四边形的封装体202，所述封装体202中封装控制电路、基片和焊盘，所述控制电路含有数字模块与模拟模块，两者双向数据通讯；所述封装体202表面的任一边角上设置有标记201，从所述封装体202四个侧边上顺序引出48个管脚；
其中，所述模拟模块分别设置了24个输出端管脚，14个驱动输出接地管脚，1个开路及节温状态数据输出管脚、1个第一电源输入管脚及1个外接电阻输入端管脚；
所述数字模块设置了1个输出使能输入管脚、1个数据选通输入管脚、1个串行数据输入管脚、1个时钟输入管脚、1个串行数据输出管脚、1个第二电源输入管脚及1个控制逻辑接地管脚。
参照图4，本实施例中，所述移位寄存器单元含有16个输出端串行连接的D触发器(图中未全部画出)，其中，串行数据输入信号DIN与第一个D触发器的数据输入端连接，每个D触发器分别在时钟信号CLK的作用下，对串行数据输入信号DIN移位，还将输出信号Q0、Q1……Q15发送至锁存器单元。
参照图5，本实施例中，所述锁存器单元含有16个D触发器，其中所述D触发器的数据输入端分别接收所述移位寄存器单元的输出信号，即接收Q0、Q1……Q15。并且在并行输入的数据选通输入信号LOAD的作用下，将所述D触发器的输出信号Q`0、Q`1……Q`15发送至输出控制单元。
参照图6，本实施例中，所述输出控制单元含有16个两输入与门电路及16个输出端串行连接的D触发器，其中，输出使能输入信号OEB与第一个D触发器的数据端连接，每个D触发器分别在时钟信号CLK的作用下，将输出信号发送至与门电路；与门电路接收所述锁存器单元的输出信号Q`0、Q`1……Q`15及所述输出控制单元中D触发器的输出信号，并将与门电路的输出信号Q``0、Q``1……Q``15发送至所述模拟模块。
本实用新型实施例中，所述模拟模块中含有恒流输出单元，由所述恒流输出单元引出所述输出端管脚、所述驱动输出接地管脚、所述开路及节温状态数据输出管脚和所述外接电阻输入端管脚。
本实用新型实施例中，以所述标记为起点，按逆时针方向，顺序分布在所述封装体的四个侧边上。其中，所述恒流驱动芯片的第1管脚至第12管脚、第25管脚至第36管脚为所述输出端管脚，即PIN1-PIN12和PIN25-PIN36，也称作0UT1-OUT24；用于与LED灯相连，输出驱动信号，驱动LED灯亮灭。
所述恒流驱动芯片的第13管脚至第24管脚，以及第37管脚和第48管脚为所述驱动输出接地管脚；即PIN13-PIN24，以及PIN37和PIN48，也称作PGND1-PGND14；
所述恒流驱动芯片的第38管脚为所述输出使能输入管脚，即PIN38，也称作OEB；
所述恒流驱动芯片的第39管脚为所述开路及节温状态数据输出管脚，即PIN39，也称作Eout；
所述恒流驱动芯片的第40管脚为所述串行数据输出管脚，即PIN40，也称作Dout；
所述恒流驱动芯片的第41管脚为所述外接电阻输入端管脚，即PIN41，也称作Rext；
所述恒流驱动芯片的第42管脚和第43管脚分别为所述第一电源输入管脚及所述第二电源输入管脚，即PIN42和PIN43，也称作VDD；
所述恒流驱动芯片的第44管脚为所述串行数据输入管脚，即PIN44，也称作Din；
所述恒流驱动芯片的第45管脚为所述时钟输入管脚，即PIN45，也称作CLOCK；
所述恒流驱动芯片的第46管脚为数据选通输入管脚，即PIN46，也称作LOAD；
所述恒流驱动芯片的第47管脚为所述控制逻辑的接地管脚，即PIN47，也称作DGNG。
采用本实用新型的恒流驱动芯片，可以驱动更多的LED灯，并且提高了芯片的集成度，节省了成本，同时还节省了电路板上的空间。
实施例2
本实施例与实施例1不同之处在于，所述管脚以所述标记为起点，按顺时针方向，顺序分布在所述封装体的四个侧边上。
其中与实施例1原理相同，在此不再赘述。
采用本实施例的恒流驱动芯片，可以根据电路板需要，采用顺时针的排布方式，可以有效简化电路板布板设计，还可以有效的减小电路板的尺寸，节约了成本
应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本发明所附权利要求的保护范围。
Claims (8)
1、一种恒流驱动芯片，其包括一四边形的封装体，所述封装体中设置一控制电路、基片和焊盘，所述控制电路含有数字模块与模拟模块，两者双向数据通讯；所述封装体表面的任一边角上设置有标记，其特征在于：
从所述封装体四个侧边上顺序引出48个管脚，其中，所述模拟模块中含有恒流输出单元，且恒流输出单元分别设置有24个输出端管脚、14个驱动输出接地管脚、1个开路及节温状态数据输出管脚、1个第一电源输入管脚和1个外接电阻输入端管脚；
所述数字模块设置有1个第二电源输入管脚和1个逻辑接地管脚，还包括顺序连接的移位寄存器单元、锁存器单元及输出控制单元；其中，所述移位寄存器单元，设置有1个串行数据输出管脚和1个串行数据输入管脚，还与时钟输入管脚连接，用于接收时钟信号；
所述锁存器单元，设置有1个数据选通输入管脚，用于接收数据选通信号，还用于接收所述移位寄存器单元的信号，将信号输出至所述输出控制单元；
所述输出控制单元，设置有1个输出使能输入管脚，还与时钟输入管脚连接，接收时钟信号。
2、根据权利要求1所述的恒流驱动芯片，其特征在于，所述移位寄存器单元含有若干输出端串行连接的D触发器，其中，串行数据输入管脚与第一个D触发器的数据输入端连接，时钟输入管脚分别与各D触发器并联。
3、根据权利要求1所述的恒流驱动芯片，其特征在于，所述锁存器单元含有若干D触发器，各D触发器分别通过其数据输入端，接收所述移位寄存器单元的信号；并且，所述数据选通输入信号还分别与各D触发器并行连接。
4、根据权利要求1所述的恒流驱动芯片，其特征在于，所述输出控制单元含有若干与门电路及若干串行连接的D触发器，其中，所述输出使能输入管脚与第一个D触发器的数据端连接，所述时钟输入管脚分别与各D触发器并联。
5、根据权利要求1所述的恒流驱动芯片，其特征在于，所述恒流驱动芯片采用LQFP封装或QFP封装方式。
6、根据权利要求1至5任一所述的恒流驱动芯片，其特征在于，以所述标记为起点，设置所述恒流驱动芯片的第1管脚至第12管脚、以及第25管脚至第36管脚为所述输出端管脚；
设置所述恒流驱动芯片的第13管脚至第24管脚，以及第37管脚和第48管脚为所述驱动输出接地管脚；
设置所述恒流驱动芯片的第38管脚为所述输出使能输入管脚；
设置所述恒流驱动芯片的第39管脚为所述开路及节温状态数据输出管脚；
设置所述恒流驱动芯片的第40管脚为所述串行数据输出管脚；
设置所述恒流驱动芯片的第41管脚为所述外接电阻输入端管脚；
设置所述恒流驱动芯片的第42管脚和第43管脚分别为所述第一电源输入管脚及所述第二电源输入管脚；
设置所述恒流驱动芯片的第44管脚为所述串行数据输入管脚；
设置所述恒流驱动芯片的第45管脚为所述时钟输入管脚；
设置所述恒流驱动芯片的第46管脚为数据选通输入管脚；
设置所述恒流驱动芯片的第47管脚为所述控制逻辑的接地管脚。
7、根据权利要求6所述的恒流驱动芯片，其特征在于：所述管脚以所述标记为起点，按逆时针方向，顺序分布在所述封装体的四个侧边上。
8、根据权利要求6所述的恒流驱动芯片，其特征在于：所述管脚以所述标记为起点，按顺时针方向，顺序分布在所述封装体的四个侧边上。
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| CN104050924A (zh) * | 2014-06-27 | 2014-09-17 | 杭州士兰微电子股份有限公司 | Led驱动芯片及其控制方法和led模组 |
| CN106571116A (zh) * | 2015-10-13 | 2017-04-19 | 中华映管股份有限公司 | 显示面板 |
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