CN201233711Y - 一种用于灯点显示的单线级联芯片 - Google Patents

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Abstract

本实用新型公开了一种用于显示的单线级联芯片，包括输入信号管脚和输出信号管脚，所述单线级联芯片还包括依次串联在所述输入信号管脚和输入信号管脚之间的信号解码模块、信号接收模块和信号发送模块，分别用于将所述输入信号解码、截取和向其他芯片发送；所述单线级联芯片还包括和所述信号接收模块连接的脉宽调制控制模块，用于将截取的信号发送给与所述单线级联芯片连接的灯点。本实用新型通过对级联信号的编码和解码操作完成对级联信号的接收和发送，保证了级联信号地无衰减传输，使单线级联芯片可以大量地级联，以构建更大的灯点显示系统。

Description

一种用于灯点显示的单线级联芯片
技术领域
本实用新型涉及一种半导体器件，尤其涉及一种可以用于显示的单线级联芯片。
背景技术
在灯点显示系统当中，由于每个显示控制芯片所能驱动的灯点个数有限，若要实现大规模的灯点显示系统，就必须对显示控制芯片进行级联从而级联更多的灯点。所述灯点是指一个像素，可以由三个LED灯组成、例如红色LED灯(RLED)、绿色LED灯(GLED)和蓝色LED灯(BLED)。
现有的显示控制芯片往往需要四根或更多根级联传输线来实现级联信号的传输，如图1所示，显示控制芯片101和显示控制芯片102之间、显示控制芯片102和显示控制芯片103之间分别使用四根级联线进行级联。图1中并联的四个级联传输线从上到下依次为单线级联芯片传输信号clk(Clock，时钟信号)、data(数据信号)、load(载入信号)、oe(output enable，输出使能信号)；而显示控制芯片也是通过接收到的四个级联信号对连接的灯点进行控制。
根据接收到的四个级联信号对连接的灯点进行控制的现有显示控制芯片，其功能示意图如图2所示：其在输入时钟信号CKIN的控制下，将串行输入数据DINN进行移位寄存，并通过数据载入信号LIN及输出使能信号OEBIN的控制，将串行输入数据分三路并行输出，即图2中OUT0、OUT1、OUT2，这三个信号即为控制RLED、GLED、BLED点亮的并行输出信号；同时，显示控制芯片将移位后的串行输入数据输出DOUT，输出时钟信号CKOUT、输出使能信号OEBOUT、输出载入信号LOUT均是相应输入信号的直接级联输出。现有显示控制芯片对应的时序关系图如图3所示，四条传输线上的信号之间需要保证严格的时序配合关系。
灯点显示系统中，多个显示控制芯片级联，将级联的第一个显示控制芯片称为第一级芯片，例如图1中的芯片101；将级联的第二个显示控制芯片称为第二级芯片，例如图1中的芯片102；依次类推，将级联的第n个显示控制芯片称为第n级芯片。
每级芯片根据输入时钟对串行数据进行移位，然后通过级联输出端将该时钟送到下一级芯片。然而，每级级联芯片对时钟信号(clk)的上升沿tPLH与下降沿tPHL产生的延迟不同，导致时钟信号的高电平时间变长，低电平时间变短，即时钟信号发生了畸变，如图4所示。也就是现有的显示控制芯片对通过的时钟信号的影响等效为经过一级缓存，由于缓存本身响应特性存在差异，使得级联时钟信号每经过一级缓存都会发生参数的改变。这样，灯点显示系统级联到第5级芯片时，由于上述畸变的不断累积，时钟信号低电平宽度已经使串行数据信号data的保持时间tH为负值，即串行数据信号data无法正确移位，这也就意味着第4级以后所有芯片控制的灯点将失控，使现有的显示控制芯片不适用于级联芯片数目大的灯点显示系统。
因此，现有技术存在缺陷，有待于进一步改进和发展。
实用新型内容
本实用新型的目的在于提供一种用于级联的单线级联芯片，可以减少时钟信号延迟对数据信号传输地影响。
本实用新型的技术方案如下：
一种用于级联的单线级联芯片，包括输入信号管脚和输出信号管脚，其中，所述单线级联芯片还包括依次串联在所述输入信号管脚和输入信号管脚之间的信号解码模块、信号接收模块和信号发送模块，分别用于将所述输入信号解码、截取和向其他芯片发送；
所述单线级联芯片还包括和所述信号接收模块连接的脉宽调制控制模块，用于将截取的信号发送给与所述单线级联芯片连接的灯点。
所述的单线级联芯片，其中，还包括连接在所述脉宽调制控制模块上的数据存储模块，用于通过所述脉宽调制控制模块存储所述截取的信号。
所述的单线级联芯片，其中，所述信号解码模块包括频率信号提取单元、同步信号的提取单元以及数据信号提取单元，用于解码而分别得到频率信号、同步信号和数据信号。
所述的单线级联芯片，其中，所述频率信号提取单元还连接有指示灯，用于对频率信号的有效性进行提示。
所述的单线级联芯片，其中，所述信号接收模块包括数据信号解码单元和数据信号截取单元，分别用于数据信号地解码和截取得到控制灯点的数据信号。
所述的单线级联芯片，其中，所述脉宽调制控制模块发送的控制灯点的数据信号包括：红色LED灯的控制信号、绿色LED灯的控制信号和蓝色LED灯的控制信号
所述的单线级联芯片，其中，所述脉宽调制控制模块发送的控制灯点的数据信号包括控制驱动芯片的控制信号。
与现有技术相比，本实用新型提供的一种用于灯点显示控制的单线级联芯片，通过在每一级芯片都对级联信号进行编码和解码操作的方式完成对级联信号的接收和发送，保证了级联信号地无衰减传输，使单线级联芯片可以大量地级联，以构建更大的灯点显示系统。
附图说明
图1为现有技术下显示控制芯片级联的示意图；
图2为现有技术下显示控制芯片的功能示意图；
图3为现有技术下显示控制芯片的时序关系图；
图4为现有技术下级联的显示控制芯片之间，时钟信号的畸变示意图；
图5为本实用新型单线驱动芯片的结构示意图；
图6为本实用新型信号解码模块的结构示意图；
图7为本实用新型信号接收模块的结构示意图；
图8为本实用新型单线控制芯片的结构示意图；
图9为本实用新型频率信号提取单元提取频率信号的时序图；
图10为本实用新型数据信号提取单元提取数据信号的时序图。
具体实施方式
下面结合附图，对本实用新型的较佳实施例作进一步详细说明。
本实用新型提供的用于灯点显示的单线级联芯片500，如图5所示，包括输入信号管脚510和输出信号管脚550，还包括按顺序串联在所述输入信号管脚510和输出信号管脚550之间的信号解码模块520、信号接收模块530和信号发送模块540，所述信号接收模块上还连接有脉宽调制控制模块560。所述信号解码模块520用于接收输入信号管脚510的输入信号，并对输入信号进行解码再发送给所述信号接收模块530；所述信号接收模块530用于从解码后的输入信号中截取信号发送给所述脉宽调制控制模块560，并将截取后的信号发送给所述信号发送模块540；所述信号发送模块540用于将截取后的输入信号进行编码，并发送给与所述单线芯片500级联的其它芯片；所述脉冲宽度调制控制模块560用于接收所述信号接收模块530截取信号，并根据所述截取的信号控制与所述单线芯片500连接的灯点，所述灯点可以是红色LED灯、蓝色LED灯、绿色LED灯、及其它种类的灯点，这里不加限制。
本实用新型所述信号解码模块520对输入信号解码的方式和所述信号发送模块540对输入信号编码的方式都是特定占空比的脉冲宽度调制方式(PWM，Pulse Width Modulation)，所述脉冲宽度调制方式的使用，使所述单线级联芯片500实现了对输入信号也就是级联信号的单线传输，而且使芯片对级联信号的传输控制更简便，
本实用新型提供的所述单线级联芯片500，进一步，还在所述脉冲宽度调制控制模块560上连接数据存储模块570，如图5所示。所述数据存储模块570通过脉冲宽度调制控制模块560对所述信号接收模块530的截取信号进行存储，并用于向所述脉冲宽度调制控制模块560提供截取信号。所述数据存储模块570的设置，在所述截取信号输出量大，但所述脉冲宽度调制控制模块560的输出能力小时，起到缓存的作用
本实用新型所述信号解码模块520进一步包括按顺序串联的频率信号提取单元521、同步信号提取单元522和数据信号提取单元523，如图6所示。所述信号解码模块520接收所述输入信号，通过所述频率信号提取单元521对输入信号进行频率信息的提取；通过所述同步信号提取单元522对输入信号进行同步信号的提取；通过所述数据信号提取单元523对输入信号进行数据信号的提取。所述频率信号提取单元521连接有一个频率错误指示单元524，所述频率错误指示单元524通过对信号频率进行检测来确认信号是否有效，当信号频率无效时，所述频率错误指示单元524可控制一外接的指示灯(图中未绘出)，使指示灯被点亮，便于芯片使用者了解所述单线级联芯片500的工作状态。
所述频率信号提取单元521对输入信号进行频率信息提取的过程具体如下，如图9所示：取连续若干个数据输入信号(sin)时钟周期所包含的本地时钟(sclk)周期个数(f_count)的平均值作为频率信息(time_last)，所述频率信息是以本地时钟作为参考量的一个倍数值，而不是一个绝对的频率值，所得频率信息均为整倍数。所述频率信号提取单元521还可以计算输入信号传输周期与本地时钟周期之间比值的关系，将所述比值关系与预定值进行比较，当周期过长、周期过短、周期差异过大当中任意一种情况发生时，所述频率错误指示单元524会控制一所述外接的指示灯点亮。
所述同步信号提取单元522根据输入信号传输周期与本地时钟周期之间的比值，提取到所述输入信号的同步信号。
所述数据信号提取单元523在每1bit输入信号的周期的某一特定时刻对该值进行采样，将此时输入信号的值赋给数据信息信号data；如果采样得到高电平，则认为该输入数据为逻辑1，反之，认为该输入数据为逻辑0，通过上述方法实现数据信号的提取，如图10所示。
所述信号解码模块520采用特定占空比的脉冲宽度调制方式对输入信号解码后，将输入信号包括频率信号、同步信号和数据信号发送给所述信号接收模块530。
所述信号接收模块530包括频率存储单元531、同步信号存储单元532、数据信号存储单元533和提取后的信号存储单元536，分别用于存储由所述信号解码模块520发送的频率信号、同步信号、数据信号和提取后的信号，如图7所示。所述数据信号存储单元533连接有数据信号解码单元534，用于对所述数据信号存储单元533存储的数据信号进行协议解码，所述协议解码过程也是采用特定占空比的脉冲宽度调制方式进行的。所述数据信号解码单元534连接有数据信号截取单元535，用于从解码数据信号中截取控制灯点的数据信号，称为截取信号。
所述信号接收模块530将存储的提取后的信号和截取后的数据信号发送给所述信号发送模块540，将频率信号、同步信号和截取信号通过所述脉冲宽度调制控制模块560由所述数据存储模块570进行存储。
所述信号发送模块540将接收的提取后的信号和截取信号以特定占空比的脉冲宽度调制方式进行编码，得到串行的输出信号，并发送给与所述单线级联芯片500连接的其它单线级联芯片。
所述脉冲宽度调制控制模块560按一定的逻辑顺序从所述数据存储模块570中读出数据，经过信号处理之后得到PWM形式的灯点驱动信号，并将该驱动信号输出给与所述单线显示芯片单线级联芯片500连接的灯点，驱动灯点点亮。
本实用新型提供的用于显示的单线级联芯片进一步还包括单线级联芯片800，如图8所示，所述单线级联芯片800同单线级联芯片500相比，只是在控制端的输出不同。所述单线级联芯片800的脉冲宽度调制控制模块810根据所述数据存储模块570中的数据输出用于驱动芯片820的信号。所述单线级联芯片800连接有串联的驱动芯片820和驱动芯片830，所述串联的驱动芯片可以有多个。
本法明的单线级联芯片，对输入信号通过解码和编码的操作进行截取和传输，解决由于芯片级联产生的偏差累积问题，保证了级联信号的无衰减传输，从而大大增加可级联单线芯片的数量。
应当理解的是，上述针对本实用新型较佳实施例的表述较为详细，并不能因此而认为是对本实用新型专利保护范围的限制，本实用新型的专利保护范围应以所附权利要求为准。

Claims (7)

1、一种用于显示的单线级联芯片，包括输入信号管脚和输出信号管脚，其特征在于，所述单线级联芯片还包括依次串联在所述输入信号管脚和输入信号管脚之间的信号解码模块、信号接收模块和信号发送模块，分别用于将所述输入信号解码、截取和向其他芯片发送；
所述单线级联芯片还包括和所述信号接收模块连接的脉宽调制控制模块，用于将截取的信号发送给与所述单线级联芯片连接的灯点。
2、根据权利要求1所述的单线级联芯片，其特征在于，还包括连接在所述脉宽调制控制模块上的数据存储模块，用于通过所述脉宽调制控制模块存储所述截取的信号。
3、根据权利要求2所述的单线级联芯片，其特征在于，所述信号解码模块包括频率信号提取单元、同步信号的提取单元以及数据信号提取单元，用于解码而分别得到频率信号、同步信号和数据信号。
4、根据权利要求3所述的单线级联芯片，其特征在于，所述频率信号提取单元还连接有指示灯，用于对频率信号的有效性进行提示。
5、根据权利要求3所述的单线级联芯片，其特征在于，所述信号接收模块包括数据信号解码单元和数据信号截取单元，分别用于数据信号地解码和截取得到控制灯点的数据信号。
6、根据权利要求5所述的单线级联芯片，其特征在于，所述脉宽调制控制模块发送的控制灯点的数据信号包括：红色LED灯的控制信号、绿色LED灯的控制信号和蓝色LED灯的控制信号
7、根据权利要求5所述的单线级联芯片，其特征在于，所述脉宽调制控制模块发送的控制灯点的数据信号包括控制驱动芯片的控制信号。
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