CN1996635A - 相变化存储单元及其制造方法 - Google Patents

Abstract

本发明涉及一种相变化存储单元，此存储单元为相变化存储装置的一部分，此相变化存储单元包括：第一与第二电极；相变化元件，其与此第一与第二电极电连接；此相变化元件的至少一部份包括较高重置转换温度部分以及较低重置转换温度部分；以及此较低重置转换温度部分包括相变化区域，此相变化区域藉由通过电流以从大致结晶态转换至大致非晶态的转换温度，低于此较高重置变化温度部分的转换温度。

Description

相变化存储单元及其制造方法

联合研究合约的当事人

纽约国际商业机械公司、台湾旺宏国际股份有限公司及德国英飞凌技术公司(Infineon Technologies A.G.)为联合研究合约的当事人。

技术领域

本发明涉及使用相变化存储材料的高密度存储器件及其制造方法，相变化存储材料则包括硫属化物等材料。

背景技术

以相变化为基础的存储材料被广泛地运用于读写光盘片中。这些材料包括有至少两种固态相，包括如大致非晶态的固态相，以及大致为结晶态的固态相。激光脉冲用于读写光盘片中，以在二种相间切换，并读取此种材料在相变化之后的光学性质。

如硫属化物及类似材料的这些相变化存储材料，可通过施加其幅度适用于集成电路的电流，而引起晶相变化。一般而言，非晶态的特征为其电阻高于结晶态，此电阻值可轻易测量得到而用以作为指示。这种特性则引发使用可编程电阻材料以形成非易失性存储电路等的兴趣，此电路可用于随机存取读写。

从非晶态转变至结晶态一般为低电流步骤。从结晶态转变至非晶态(以下指称为重置(reset))一般为高电流步骤，其包括短暂的高电流密度脉冲以融化或破坏结晶结构，其后此相变化材料会快速冷却，抑制相变化的过程，使得至少部份相变化结构得以维持在非晶态。理想状态下，引起相变化材料从结晶态转变至非晶态的重置电流幅度应越低越好。欲降低重置所需的重置电流幅度，可通过减低在存储器中的相变化材料元件的尺寸、以及减少电极与此相变化材料的接触面积而实现，因此可针对此相变化材料元件施加较小的绝对电流值而实现较高的电流密度。

此领域发展的一种方法致力于在集成电路结构上形成微小孔洞，并使用微量可编程电阻材料填充这些微小孔洞。致力于这些微小孔洞的专利包括：于1997年11月11日公告的美国专利No.5,687,112，题为”Multibit Single Cell Memory Element Having Tapered Contact”、发明人为Ovshinky；于1998年8月4日公告的美国专利No.5,789,277，题为”Method of Making Chalogenide[sic]Memory Device”、发明人为Zahorik等；于2000年11月21目公告的美国专利No.6,150,253，题为”Controllable Ovonic Phase-Change Semiconductor Memory Deviceand Methods of Fabricating the Same”、发明人为Doan等。

当希望制造非常小尺寸的装置且符合大规模制造存储装置所需的严格工艺控制变量时，则会产生问题。优选地提供一存储单元结构，其具有小尺寸与低重置电流，并提供制造该结构的方法，其能符合大规模生产存储装置时所需的严格工艺变量。

发明内容

本发明描述一种适用于大尺寸集成电路的相变化随机存取存储装置(PCRAM)。

根据本发明的一个目的，其提供一种相变化存储单元，此存储单元为一相变化存储装置的一部分，此相变化存储单元包括：第一与第二电极；相变化元件，其与此第一与第二电极电连接；此相变化元件的至少一部份包括较高重置转换温度部分以及较低重置转换温度部分；以及此较低重置转换温度部分包括相变化区域，此相变化区域藉由通过电流以从大致结晶态转换至大致非晶态的转换温度，低于此较高重置变化温度部分的转换温度。

根据本发明的另一目的，其提供一种用以制造相变化存储单元的方法，此存储单元为相变化存储装置的一部分，此方法包括：电连接第一与第二电极以及相变化元件，此相变化元件包括相变化材料；以及，此电连接步骤提供较高重置转换温度部分与较低重置转换温度部分，此较低重置转换温度部分生成相变化区域，其可藉由通过电流于此二电极间而在大致结晶态与大致非晶态之间转换。

本发明所述的方法，涉及在PCRAM的存储单元中形成导桥或其他相变化装置，此方法可用以制造其他用途的微小导桥。具有非常微小相变化结构的纳米技术装置，使用相变化材料以外的材料，包括金属、介质、有机材料、半导体等。

以下详细说明本发明的结构与方法。本发明内容说明部分的目的并非在于限定本发明。本发明由权利要求书所限定。凡本发明的实施例、特征、目的及优点等，将可通过下列说明书、权利要求书及附图获得充分了解。

附图说明

图1示出薄膜导桥相变化存储元件的实施例。

图2示出图1中薄膜导桥相变化存储元件的电流路径。

图3示出图1的薄膜导桥相变化存储元件的相变化活性区域。

图4示出图1的薄膜导桥相变化存储元件的尺寸。

图5示出一对相变化存储元件，其在电极层之下具有存取电路，且在电极层之上具有位线。

图6为图5的结构的布局图。

图7为存储阵列的示意图，该存储阵列包括相变化存储元件。

图8为集成电路器件的方块图，此集成电路器件包括薄膜电阻相变化存储阵列与其他电路。

图9为衬底的剖面图，此衬底包括由前段工艺所形成的电路，并在制造图5的相变化存储元件结构的一步骤中制造。

图10示出形成图5结构中的电极层的形成步骤的初始步骤剖面图。

图11A与11B示出对图10结构进行图案化的平面图与剖面图，其形成电极堆栈于电极层中。

图12示出在图11B的电极堆栈上形成侧壁隔离的对应步骤的剖面图。

图13示出在图12的结构上形成一层导体材料的对应步骤的剖面图。

图14示出在图13的结构中研磨导体材料与侧壁隔离的对应步骤的剖面图。

图15示出在图14的结构上形成相变化材料薄膜层与保护覆盖层的对应步骤的剖面图。

图16A与16B示出针对图15的相变化材料薄膜层进行图案化的对应步骤的平面图与剖面图，包括形成带状光阻剂于相变化材料上。

图17A与17B示出针对图15的相变化材料薄膜层进行图案化的对应步骤的平面图与剖面图，包括对图16A与16B的带状光阻进行蚀刻以形成较窄的带状光阻。

图18A与18B示出根据图17A与17B的光阻图案而对相变化材料薄膜层进行蚀刻后的相变化条状结构的平面图与剖面图。

图19A与19B示出图18A与18B的相变化材料条状图案的平面图与剖面图，其用以在电极层上形成相变化材料导桥。

图20A与20B示出根据图19A与19B的图案在蚀刻后的相变化材料导桥的平面图与剖面图。

图21示出在图20A与20B的结构(包括电极层与相变化导桥)上形成介质层的剖面图，

图22A与22B示出在图21的结构中形成导电栓塞于介质材料层中的平面图与剖面图，介质材料层接触至相变化材料导桥。

图23示出在图22A与22B的结构上形成图案化导电层的对应步骤剖面图。

图24-41示出本发明的实施例，其中相变化材料包括较高与较低变化温度部分。

图24示出了相变化材料沉积于第一与第二电极上，此二电极被绝缘组件所分隔。

图25示出图24的结构在沉积光阻剂掩模掩模与蚀刻步骤后的结果。

图26示出了图25的结构经过掩模修剪步骤的结果。

图27示出了在相变化材料的外露部分布植元素的结果。

图28与29为相变化存储单元移除了光阻剂掩模后的示意图与剖面图。

图30示出了图27的替代布植技术，其中以斜角进行布植，以生成较小的相变化区域。

图31示出沿着图30的31-31线所做的剖面图，示出由斜角布植所生成的较窄相变化区域。

图32为本发明相变化存储装置的简化剖面图。

图33示出图32的存储单元存取层。

图34示出在图33的存储单元存取层上沉积相变化材料层的结果。

图35示出在图34的相变化材料层上形成平板印刷掩模的结果。

图36示出在图35的外露相变化材料进行蚀刻以生成相变化元件的结果。

图37示出图36的平板印刷掩模的修剪结果。

图38示出在相变化元件所外露的大致管状外部中进行布植的结果。

图39示出移除平板印刷掩模并沉积一氧化物层于存储单元存取层与相变化元件的上表面上的结果。

图40示出对图39的结构进行化学机械研磨的结果。

图41为图40的相变化元件的简化立体图。

主要元件符号说明

10               存储单元

11               存储材料导桥

12               第一电极

13               第二电极

14               绝缘组件

12a，13a，14a    上表面

16               活性通道

20               半导体衬底

23，24      多晶硅字线

25，26，27  n型终端

28          共同源极线

29，30      栓塞结构

31          电极层

32～34      电极组件

35a，b      绝缘栅

36，37      薄膜存储材料导桥

38          钨栓塞

39          衬底组件

40          图案化导电层

41，42      金属位线

45          Y解码器以及字线驱动器

46          X解码器以及感测放大器

50-53       存取晶体管

60          存储阵列

61          列解码器

62          字线

63          行解码器

64          位线

65，67      总线

66          感测放大器以及数据读入

69          偏压安排状态机

71          数据输入电路

72          数据输出电路

74          其他电路

75          集成电路

99          结构

101，102    沟槽

103～105    经掺杂区域

106                                   源极线

107                                   多晶硅

108                                   硅化物覆盖层

109                                   介质层

110，112，113，114                    栓塞

111                                   多晶硅线

115，116                              经掺杂区域

117，118                              字线

120                                   薄介质层

121                                   导电电极材料层

130～132                              电极堆栈

133，134                              侧壁

140～143                              介质侧壁

150                                   电极材料层

160～162                              电极组件

163，164                              绝缘组件

170                                   薄膜层

171                                   保护覆盖层

180                                   光阻层

180a，180b                            带状光阻

190                                   光阻层

190a，190b                            带状光阻

200                                   薄膜存储材料层

201                                   保护覆盖层

210，211                              光阻层

210a，210b，211a，211b，212a，212b    光阻结构

215                                   第一电极组件

216                                   第二电极组件

217                                   第三电极组件

218                                   存储材料导桥

220～222                     单元结构

220a，b，221a，b，222a，b    单元结构

225～227                     沟槽

230                          介质填充层

240～242                     栓塞

240a，b                      栓塞

250                          导电层

310                          相变化存储单元

311                          相变化导桥

312                          第一电极

313                          第二电极

314                          绝缘组件

316                          相变化材料

318                          光阻掩模

320                          较小尺寸掩模

322                          布植

324                          较高变化温度部分

326                          较低变化温度部分

328                          相变化区域

410                          相变化存储装置

412                          存储单元存取层

414                          存储单元层

416，418                     第二栅极

420，422                     第一与第二栓塞

424                          共同源极线

426                          介质薄膜层

428                          平坦上表面

430                          电极表面

432                          相变化材料层

434                          平板印刷掩模

436    相变化元件

440    布植

442    管状外部

444    内部(核心)

446    氧化物层

448    表面

450    外端

452    位线

454    电极表面

456    中心区域

具体实施方式

以下将对照图1-23详细说明本发明的薄膜保险丝相变化存储单元、其存储阵列、以及用以制造这些单元的方法。图24-31的实施例为相变化存储单元的第一组范例，其具有较高与较低重置变化温度部分。图32-41的实施例为相变化存储单元的第二组范例，其具有较高与较低重置变化温度部分。

下文关于本发明的叙述通常参照特定的结构实施例与方法。应该了解的是，其并非用以将本发明限制于特定公开的实施例与方法。本方法可以使用其他特征、元件、方法与实施例而实施。在不同实施例中的相似元件，大致上会以相似的标号指定。

图1示出存储单元10的基本结构，其在电极层上包括存储材料导桥11，电极层包括第一电极12、第二电极13，并在第一电极12与第二电极13之间包括绝缘组件14。如图所示，第一与第二电极12，13分别具有上表面12a，13a。相似地，绝缘组件14也有一上表面14a。电极层的上表面12a，13a，14a，在所示出实施例的电极层上定义了实质平坦的上表面。存储材料导桥11位于电极层的平坦上表面上，使得在第一电极与导桥11之间、第二电极13与导桥11之间的接触，经由导桥11的底侧而形成。

图2示出了存储单元结构内，在第一电极12、导桥11以及第二电极13之间的电流路径。存取电路可以利用不同的配置而接触至第一电极12与第二电极13，进而控制此存储单元的操作，使得其可被编程以将导桥11设定于二个固态相之一，此二固态相可利用存储材料而可逆地实施。举例而言，利用硫属化物相变化存储材料，此存储单元可以被设定至相当高的电阻率状态以及相当低的电阻率状态，其中导桥在电流路径中的至少一部份为非晶态，以达成高电阻率状态，而导桥在电流路径中的绝大部分则为结晶态，以达成低电阻率状态。

图3示出了导桥11的活性通道，其中活性通道16为材料被诱发在至少二固态相之间转变的区域。可以理解的是，活性通道16在所示出的结构中可以非常微小，以减少用以诱发相变化所需要的电流幅度。

图4示出了存储单元10的重要尺寸。活性区域20的长度L(x轴)由绝缘组件14(在图中称为通道介质)介于第一电极12与第二电极13之间的厚度所定义。此长度L可通过控制存储单元实施例中的绝缘组件14的宽度而控制。在代表实施例中，绝缘壁14的宽度可以利用薄膜沉积技术而在电极堆栈的侧面上形成薄侧壁介质层。因此，存储单元的实施例中的通道长度L小于100纳米。其他实施例中的通道长度L则为40纳米或以下。在其他实施例中，此通道长度小于20纳米。可以理解的是，通道长度甚至可以远小于20纳米，其可视特定应用的需求，而利用如原子层沉积技术等薄膜沉积技术实现。

相似地，在存储单元实施例中的导桥厚度T(y轴)可以非常微小。导桥厚度T可通过使用薄膜沉积技术而形成于第一电极12、绝缘组件14、以及第二电极13的上表面上。因此，存储单元实施例中，导桥厚度T为50纳米以下。其他存储单元的实施例中，导桥厚度为20纳米以下。在其他实施例中导桥厚度T为10纳米以下。可以了解的是，导桥厚度T甚至可以利用如原子层沉积技术等而小于10纳米，视特定应用的需求而定，只要此厚度足以使导桥实现其存储元件的目的即可，即使导桥具有至少二固态相、且可通过施加电流或电压于第一与第二电极之间而可逆地诱发。

如图4所示，导桥宽度W(z轴)也非常微小。在优选实施例中，此导桥宽度W少于100纳米。在某些实施例中，导桥宽度为40纳米以下。

存储单元的实例在导桥11包括了相变化存储材料，包括硫属化物材料与其他材料。硫属化物包括下列四元素中任一种：氧(O)、硫(S)、硒(Se)、以及碲(Te)，其形成元素周期表上第VI族的部分。硫属化物包括将硫属元素与更为正电性的元素或自由基结合而得。硫属化合物合金包括将硫属化合物与其他物质如过渡金属等结合。硫属化合物合金通常包括一个以上选自元素周期表第六栏的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括下列元素中一个以上的复合物：锑(Sb)、镓(Ga)、铟(In)、以及银(Ag)。许多以相变化为基础的存储材料已经在技术文件中进行描述，包括下列合金：镓/锑、铟/锑、铟/硒、锑/碲、锗/碲、锗/锑/碲、铟/锑/碲、镓/硒/碲、锡/锑/碲、铟/锑/锗、银/铟/锑/碲、锗/锡/锑/碲、锗/锑/硒/碲、以及碲/锗/锑/硫。在锗/锑/碲合金家族中，可以尝试大范围的合金成分。此成分可以下列特征式表示：Te_aGe_bSb_100-(a+b)。

一位研究者描述了最有用的合金为，在沉积材料中所包含的平均碲浓度远低于70％，典型地低于60％，并在一般型态合金中的碲含量范围从最低23％至最高58％，且最佳为介于48％至58％的碲含量。锗的浓度高于约5％，且其在材料中的平均范围从最低8％至最高30％，一般低于50％。最佳地，锗的浓度范围介于8％至40％。在此成分中所剩下的主要成分则为锑。上述百分比为原子百分比，其为所有组成元素总和为100％。(Ovshinky‘112专利，第10～11栏)由另一研究者所评估的特殊合金包括Ge₂Sb₂Te₅、GeSb₂Te₄、以及GeSb₄Te₇(Noboru Yamada，”Potential of Ge-Sb-Te Phase-change OpticalDisks for High-Data-Rate Recording”，SPIE v.3109，pp.28-37(1997))。更一般地，过渡金属如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)、以及上述的混合物或合金，可与锗/锑/碲结合以形成相变化合金，其包括有可编程的电阻性质。可使用的存储材料的特殊范例，如Ovshinsky‘112专利中第11-13栏所述，其范例在此列入参考。

相变化合金能在此单元活性通道区域内依其位置顺序在材料为一般非晶态的第一结构状态与为一般结晶固体状态的第二结构状态之间转换。这些材料至少为双稳定态的。“非晶”一词指相对较无次序的结构，其比单晶更无次序性，而带有可检测的特征，如比结晶态更高的电阻值。“结晶态”一词指相对较有次序的结构，其比非晶态更有次序，因此包括有可检测的特征，例如比非晶态更低的电阻值。典型地，相变化材料可电切换至完全结晶态与完全非晶态之间所有可检测的不同状态。其他受到非晶态与结晶态的改变而影响的材料特性包括，原子次序、自由电子密度、以及活化能。此材料可切换成为不同的固态、或可切换成为由两种以上固态所形成的混合物，提供从非晶态至结晶态之间的灰阶部分。此材料中的电性质也可能随之改变。

相变化合金可通过施加电脉冲而从一种相态切换至另一相态。先前观察指出，较短、较大幅度的脉冲倾向于将相变化材料的相态改变成大体为非晶态。较长、较低幅度的脉冲倾向于将相变化材料的相态改变成大体为结晶态。在较短、较大幅度脉冲中的能量够大，因此足以破坏结晶结构的键结，同时够短，因此可以防止原子再次排列成结晶态。在没有不适当实验的情形下，可决定特别适用于特定相变化合金的适当脉冲量变曲线。在本文的后续部分，此相变化材料以GST代称，同时应该了解，也可使用其他类型的相变化材料。在本文中所描述的一种适用于PCRAM中的材料，为Ge₂Sb₂Te₅，且通常称为GST。

本发明对照相变化材料而进行描述。然而也可使用其他存储材料(有时也称为可编程材料)。在本发明中，存储材料为其电特性(如电阻值等)可以通过施加能量而改变的材料；此改变可为阶梯状改变、连续性改变、或二者的混合。可用于本发明其他实施例中的其他可编程的存储材料包括，掺杂N₂的GST、Ge_xSb_y、或其他以不同结晶态变化来决定电阻的物质；Pr_xCa_yMnO₃、PrSrMnO、ZrO_x或其他利用电脉冲以改变电阻状态的材料；或其他使用电脉冲以改变电阻状态的物质；四氰代二甲基苯醌(TCNQ，7，7，8，8-tetracyanoquinodimethane)、甲烷富勒烯66苯基C61丁酸甲酯(PCBM，methanofullerene6，6-phenyl C61-butyric acid methyl ester)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCNQ、以其他物质掺杂的TCNQ、或任何其他聚合物材料，其包括有以电脉冲而控制的双稳定或多稳定电阻态。可编程电阻存储材料的其他范例包括：GeSbTe、GeSb、NiO、Nb-SrTiO₃、Ag-GeTe、PrCaMnO、ZnO、Nb₂O₅、Cr-SrTiO₃。

有关相变化随机存取存储装置的制造、元件材料、使用与操作等信息，请参见美国专利申请No.11/155,067，申请日为2005/6/14，名称为”Thin Film Fuse Phase Change Ram and Manufacturing Method”。

图5示出了PCRAM单元的结构。此单元形成于半导体衬底20上。如浅沟槽隔离介质(STI)(未示出)等的绝缘结构，隔离了成对的存储单元存取晶体管列。此存取晶体管在P型衬底20之中，以n型终端26作用为共同源极区域、以及n型终端25，27作用为漏极终端而形成。多晶硅字线23，24做为存取晶体管的栅极。介质填充层(未示出)形成于多晶硅字线之上。此层为图案化的导电结构，形成如共同源极线28以及栓塞结构29，30。导电材料可为钨或其他材料，以及适合做为栓塞与线路结构的材料的组合。共同源极线接触至源极区域26，并沿着阵列中的一列而作用为共同源极线。栓塞结构29，30分别接触至漏极终端25，26。填充层(未示出)、共同源极线28、以及栓塞结构29，30均具有大致平坦的上表面，适合用做为形成电极层31的衬底。

电极层31包括了电极组件32，33，34、其由如绝缘侧壁35a，35b等绝缘组件而与彼此分隔，以及衬底组件39。在本实施例的结构中，衬底组件39可厚于绝缘栅35a，35b，并将电极组件33与共同源极线28隔离。举例而言，衬底组件的厚度可以介于80到140纳米之间，而绝缘栅则远窄于此，因为必须减少在源极线28与电极组件33之间的电容耦合。在本实施例中，绝缘栅35a，35b在电极组件32，34的侧壁上包括了薄膜介质材料，其在电极层31表面的厚度由侧壁上的薄膜厚度所决定。

薄膜存储材料导桥36(例如GST)位于电极层31上的一侧、横跨绝缘侧壁35a而形成第一存储单元，同时薄膜存储材料导桥37(例如GST)位于电极层31上的另一侧、横跨绝缘栅35b而形成第二存储单元。

一介质填充层(未示出)位于薄膜导桥36，37之上。介质填充层包括二氧化硅、聚酰亚胺、氮化硅、或其他介质填充材料。在实施例中，此填充层包括相当良好的热与电绝缘体，提供导桥良好的热与电绝缘效果。钨栓塞38接触至电极组件33。包括有金属或其他导电材料(包括在阵列结构中的位线)的图案化导电层40，位于介质填充层之上，并接触至栓塞38以建立对于对应至薄膜导桥36与37的存储单元的存取。

图6以布局的方式显示在图5的半导体衬底20上的结构。因此，字线23，24的排列实质上平行于共同源极线28，沿着存储单元阵列中的共同源极线而排列。栓塞29，30分别接触至半导体衬底内的存取晶体管的终端、以及电极组件32，34的底侧。薄膜存储材料导桥36，37位于电极组件32，33，34以及绝缘栅35a，35b之上，绝缘栅35a，35b分隔电极组件。栓塞38接触至位于导桥35与37之间的电极组件33、以及在图案化导电层40之下的金属位线41(在图6中为透明的)的底侧。金属位线42(非透明)也示出于图6中，以强调此结构的阵列布局。

在操作中，对应至导桥36的存储单元的存取，通过施加控制信号至字线23而实现，字线23将共同源极线28经由终端25、栓塞29、以及电极组件32而连接至薄膜导桥36。电极组件33经由接触栓塞38而连接至在图案化导电层40中的一条位线。相似地，对应至导桥37的存储单元的存取，通过施加控制信号至字线24而实现。

可以了解的是，在图5与6的结构中可以使用多种不同材料。举例而言，可使用铜金属化。其他类型的金属化如铝、氮化钛、以及含钨材料等，也可被使用。同时，也可使用如经掺杂的多晶硅等非金属导电材料。在所述实施例中所使用的电极材料，优选地为氮化钛或氮化钽。或者，此电极可为氮化铝钛或氮化铝钽、或可包括一个以上选自下列组中的元素：钛(Ti)、钨(W)、钼(Mo)、铝(Al)、钽(Ta)、铜(Cu)、铂(Pt)、铱(Ir)、镧(La)、镍(Ni)、以及钌(Ru)、以及由上述元素所构成的合金。电极间绝缘栅35a，35b可为二氧化硅、氮氧化硅、氮化硅、氧化铝、或其他低介电常数介质。或者，电极间绝缘层可包括一个以上选自下列组的元素：硅、铝、氟、氮、氧、以及碳。

图7示出存储阵列的示意图，其可参考图5与6所做的描述而实施。因此，图7中的标号对应至图5与6中的标号。可以了解的是，图7中所示的阵列结构可利用其他单元结构而实施。在图7的说明中，共同源极线28、字线23、与字线24、大致上平行于Y轴。位线41与42大致上平行于X轴。因此，在方块45中的Y解码器以及字线驱动器，连接至字线23，24。在方块46中的X解码器以及一组感测放大器，则连接至位线41，42。共同源极线28连接至存取晶体管50，51，52，53的源极终端。存取晶体管50的栅极连接至字线23。存取晶体管51的栅极连接至字线24。存取晶体管52的栅极连接至字线23。存取晶体管53的栅极连接至字线24。存取晶体管50的漏极连接至电极组件32以连接导桥35，导桥35则进而连接至电极组件34。相似地，存取晶体管51的漏极连接至电极组件33以连接导桥36，导桥36则接着连接至电极组件34。电极组件34连接至位线41。为了图解方便，电极组件34与位线41位于不同位置。可以理解的是，在其他实施例中，不同存储单元导桥可使用不同的电极组件。存取晶体管52与53也在位线42上连接至相对应的存储单元。图中可见，共同源极线28由二列存储单元所共用，其中的列沿着Y轴而排列。相似地，电极组件34被阵列中一行的二存储单元所共用，而在阵列中的行则是沿着X轴排列。

图8为根据本发明实施例的集成电路的简化方块图。集成电路75包括存储阵列60，其利用薄膜保险丝相变化存储单元而建立于半导体衬底上。行解码器61连接至多条字线62，并沿着存储阵列60中的各行而排列。列解码器63连接至多条位线64，这些位线沿着存储阵列60中的各列而排列，并用以从阵列60中的薄膜相变化存储单元读取并编程数据。位址在总线65上供应至列解码器63以及行解码器61。方块66中的感测放大器以及数据输入结构经由总线67而连接至列解码器63。位址从总线65提供至列解码器63以及行解码器61。在方块66中的感测放大器以及数据读入线路，经由数据总线67而连接至列解码器63。数据从集成电路75的输入/输出端口、或从集成电路75的其他内部或外部数据来源，经由数据输入线路71而提供至方块66的数据输入结构。在所述实施例中，此集成电路包括其他电路74，如通用处理器或专用应用电路、或以薄膜保险相变化存储单元阵列所支持而可提供系统单晶片功能的整合模组。数据从方块66中的感测放大器经由数据输出线路72，而传送至集成电路75的输入/输出端口，或传送至集成电路75内部或外部的其他数据目的。

在本实施例中使用偏压安排状态机69的控制器，控制偏压安排供给电压68的应用，例如读取、编程、擦除、擦除确认与编程确认电压等。此控制器可使用公知的专用逻辑电路。在替代实施例中，此控制器包括通用处理器，其可应用于同一集成电路中，此集成电路执行电脑程序而控制此元件的操作。在又一实施例中，此控制器使用了特定目的逻辑电路以及通用处理器的组合。

图9示出在前段工艺之后的结构99，形成标准CMOS元件在示出的实施例中，其对应至图7所示阵列中的字线、源极线、以及存取晶体管。在图9中，源极线106覆盖半导体衬底中的经掺杂区域103，其中经掺杂区域103对应至图中左侧的第一存取晶体管、以及图中右侧的第二存取晶体管的源极终端。在此实施例中，源极线106延伸至结构99的上表面。在其他实施例中，此源极线并不完全延伸至表面。经掺杂区域104对应至此第一存取晶体管的漏极。包括有多晶硅107、以及硅化物覆盖层108的字线，作为此第一存取晶体管的栅极。介质层109位于此多晶硅107以及硅化物覆盖层108之上。栓塞110接触至此经掺杂区域104，并提供导电路径至此结构99的表面，而以后述方式连接至存储单元电极。包括有多晶硅线111、以及硅化物覆盖层(未标示)的字线作为此第二存取晶体管的栅极。栓塞112接触至经掺杂区域105并提供导电路径至结构99的上表面，而以后述方式连接至存储单元电极。隔离沟101，102将此联结至栓塞110与112的双晶体管结构、与相邻的双晶体管结构分隔开来。在图的左侧，示出经掺杂区域115、字线多晶硅117以及栓塞114。在图的右侧，示出经掺杂区域116、字线多晶硅118与栓塞113。在图9中的结构99提供了用以形成存储单元元件的衬底，包括第一与第二电极、以及存储材料导桥，如下所详述。

图10示出了此工艺的下一步骤，其中包括有氮化硅或如二氧化硅、氮氧化硅、氧化铝等其他材料的薄介质层120，形成于结构99的表面上。接着，如氮化钛(TiN)或如氮化钛等适合的导电材料(例如氮化钽、铝合金、铜合金、经掺杂的多晶硅等)的导电电极材料层121形成于介质层120上。

图11A与11B示出了此工艺的下一步骤，其中导电电极层121以及介质层120经图案化以在结构99的表面上定义电极堆栈130，131，132(在图11A中的131a，132a，133a)。在一实施例中，电极堆栈由掩模平板印刷步骤所定义，此步骤产生了图案化的光阻层，接着进行公知的尺寸测量与确定步骤，并接着蚀刻氮化钛与氮化硅而用以形成层121与120的结构。此堆栈具有侧壁133与134。

图12示出此工艺的下一步骤，其中介电侧壁140，141，142，143先通过形成与此堆栈及堆栈的侧壁共形的薄膜介质层(未示出)于堆栈130，131，132的侧壁上、接着各向异性地蚀刻此薄膜介质层以将其从堆栈之间以及堆栈表面的区域移除，而残留形成于侧壁上。在此工艺的实施例中，用以形成侧壁140，141，142，143的材料包括氮化硅或其他介质材料，例如二氧化硅、氮氧化硅、氧化铝等。

图13示出了此工艺的下一步骤，其中第二电极材料层150形成于堆栈130，131，132以及侧壁140，141，142，143之上。此电极材料层150包括了氮化钛或其他合适的导电材料，例如氮化钽、铝合金、铜合金、经掺杂的多晶硅等。

图14示出了此工艺的下一步骤，其中第二电极材料层150、侧壁140，141，142，143、以及堆栈130，131，132受到蚀刻并平面化，以定义电极层于结构99所提供的衬底上。研磨工艺的实施例包括化学机械研磨工艺、接着进行毛刷清洁以及液体或气体清洁程序，这为本领域所公知。电极层包括了电极组件160，161，162，以及位于电极组件之间的绝缘组件163，164。在所述实施例中的电极层，具有实质上平坦的上表面。在此实施例中，绝缘组件163，164的部份结构也延伸到电极组件161之下，将电极组件161与源极线隔离。其他例示结构中可使用不同的材料于电极组件与绝缘组件中。

图15示出此工艺的下一步骤，其中薄膜相变化存储材料层170形成于电极层的实质平坦表面上。此存储材料利用未对准的溅镀在约250℃下进行。当所使用的相变化存储材料为Ge₂Sb₂Te₅时，所生成的薄膜厚度约为60纳米以下。实施例牵涉到将整个晶圆溅镀至其平坦表面上厚度为约40纳米。在某些实施例中，薄膜层170的厚度小于100纳米，且更佳地为40纳米以下。在存储装置的实施例中，薄膜层170的厚度少于20纳米，例如10纳米。在形成薄膜层170之后，形成保护覆盖层171。此保护覆盖层包括在薄膜层170上所形成的低温沉积的二氧化硅或其他介质材料。此保护覆盖层171优选地为良好的电与热绝缘体，并保护存储材料在后续步骤中不会外露，例如光阻剥除步骤可能伤害此存储材料。此工艺牵涉到形成低温衬底介质，利用如温度低于200℃的工艺形成例如氮化硅层或二氧化硅层。适合的工艺之一为等离子增强化学气相沉积(PECVD)而施加二氧化硅。形成此保护盖层171之后，可利用如高密度等离子化学气相沉积法(HDPCVD)等高温工艺，而施加介质填充层于存储材料之上。

图16A与16B示出此工艺的下一步骤，其中在掩模平板印刷工艺中形成光阻层180并图案化，以定义带状光阻180a，180b于薄膜层170与保护覆盖层171之上。如图16A所示，绝缘组件163，164外露于带状光阻180a，180b之间。依据所使用的平板印刷工艺，此带状光阻越细越好。举例而言，此带状光阻的宽度等于所使用的平板印刷工艺的最小特征尺寸F，其中在当前的掩模平板印刷工艺中，工艺的最小特征尺寸可为0.2微米、0.14微米、或0.09微米的数量级。显然地，此工艺的实施例可以随着平板印刷工艺的进步而达到更窄的最小特征尺寸。

图17A与17B示出此工艺的下一步骤，其中图16A的带状光阻180a，180b经修剪，以形成更窄的带状光阻190a，190b。如图17B所示，经修剪的光阻190的厚度，也小于图16B中的光阻层180的厚度。在一实施例中，此带状光阻以各向同性蚀刻而修剪，其使用了反应性离子蚀刻等工艺。此蚀刻工艺将带状光阻修剪至更小的线宽。在更窄的带状光阻190a，190b的实施例中，其宽度小于100纳米。在更窄的带状光阻190a，190b的其他实施例中，其宽度为40纳米以下。光阻修剪利用氧气等离子而各向同性地蚀刻光阻，进而在0.09微米(90纳米)最小特征尺寸的平板印刷工艺中，将其宽度与厚度修剪至约40纳米。在替代实施例中，硬掩模层如一层低温沉积的氮化硅或二氧化硅等，可以置于光阻图案的底部，以避免在光阻剥除工艺时对存储材料造成蚀刻伤害。

图18A与18B示出了此工艺的下一步骤，其中更窄带状光阻190a，190b用做蚀刻掩模，同时针对薄膜存储材料层200进行平板印刷蚀刻，以定义带状存储材料200a，200b，无论有没有保护盖层201。如图所示，带状存储材料200a，200b延伸横跨绝缘组件163，164、以及在电。在此工艺的实施例中，存储材料包含GST硫属化物材料，并利用如含氯或含氟反应性离子蚀刻工艺而进行蚀刻。

图19A与19B示出此工艺的下一步骤，其中形成另一光阻层210、211、212并图案化，以定义光阻结构210a、210b、211a、211b、212a、212b。此单元结构对应至成对的存储单元，如下所述。此单元结构比带状存储材料200a，200b宽，因为其宽度等于所使用的平板印刷工艺(例如光罩平板印刷工艺)所能达到的宽度，并且未经过修剪。因此，在某些实施例中的宽度等于用以形成此层的平板印刷工艺的最小特征尺寸F。

图20A与20B示出此工艺的下一步骤，其中光阻结构210a，210b，211a，211b，212a，212b用左蚀刻掩模，通过蚀刻沟槽225，226为结构99的隔离介质结构、以及蚀刻在各行单元之间垂直于字线的沟槽227，而定义单元结构220a，220b，221a，221b，222a，222b(在图20B中为220，221，222)。此单元结构220a包括第一电极组件215、第二电极组件216、以及第三电极组件217。绝缘组件163分隔第一电极组件215与第二电极组件216。绝缘组件164分隔第一电极组件215与第三电极组件217。存储材料导桥218位于电极组件215，216，217以及绝缘组件163，164之上，以在结构220上建立二个存储单元。

图21示出了此工艺的下一步骤，其中具有平坦上表面的介质填充层230形成于电极结构之上、并填入位于电极结构之间的沟槽与沟渠。在此工艺的实施例中，填充层230利用高密度等离子化学气相沉积(HDPCVD)进行沉积、接着进行化学机械研磨与清洁之后而形成。介质填充层可包括二氧化硅、氮化硅、以及其他绝缘材料，较佳地具有良好的热与电绝缘性质。

在某些实施例中，在介质填充层之外、或取代介质填充层，而提供对于导桥的热绝缘结构。在实施例中，在施加介质填充层之前，此热绝缘结构通过在导桥(218)上提供热绝缘覆盖层，其选择性地覆盖电极层。热绝缘材料层的代表性材料，包括下列元素组合而成的材料：硅、碳、氧、氟、与氢。适合用作热绝缘盖层的热绝缘材料，包括二氧化硅、氢氧碳化硅、聚酰亚胺、聚酰胺、以及氟碳聚合物。其他适合用于隔热隔离层中的物质可举例包括含氟二氧化硅、硅氧烷(silsesquioxane)、聚亚芳香醚(polyarylene ether)、聚对二甲苯(parylene)、含氟聚合物、含氟非晶碳、钻石类碳、多孔性二氧化硅。在其他实施例中，热绝缘结构在介质填充层中包括了以气体填充的空洞，介质填充层形成于导桥218之上以提供绝热效果。单层或多层均可提供热与电绝缘效果。

图22A与22B示出此工艺的下一步骤，其中通孔(未示出)在填充层230中进行蚀刻，通过存储材料与填充层而到达电极材料。此通孔蚀刻工艺可利用单一各向异性蚀刻工艺而蚀刻填充层与存储材料层，或者使用二阶段工艺，先以第一蚀刻化学物质而蚀刻填充层，再以第二蚀刻化学物质而蚀刻存储材料层。通孔形成后，以钨金属或其他导电材料填入通孔，以形成接触至电极结构中的第一电极组件(例如组件215)的栓塞240(图22A中的240a，240b)，241，242，以与电极层上的电路进行电连接。在此工艺的实施例中，通孔以扩散障碍层及/或附着层做为衬底，如此领域所公知的，再以钨金属或其他合适的导电材料进行填入。此结构接着以化学机械研磨进行平坦化，并进行清洁步骤。最后，施加清洁蚀刻工艺，以形成干净的结构。

图23示出了此工艺的下一步骤，其中形成图案化导电层250并接触至填充层上的栓塞，提供存储元件所需的位线与其他导体，产生图5中所示的结构。在此工艺的实施例中，使用铜合金嵌镶金属化工艺，其中沉积氟硅玻璃(FSG)于外露表面上而形成图案化导电层，接着形成预设的光阻图案。接着实施蚀刻以移除外露的氟硅玻璃，接着沉积衬底与种子层于此图案中。接着实施铜电镀以填充此图案。在电镀后，进行退火步骤，跟着进行研磨工艺。其他实施例可使用铝-铜工艺，或其他公知的金属化工艺。

在此所描述的单元，包括二底电极以及其间的介质，以及位于电极之上、横跨介质的相变化材料导桥。此底电极与介质形成于前段工艺CMOS逻辑结构或其他功能电路结构之上的电极层中，提供可以轻易支持内建存储体与功能电路于单晶片上的结构，此晶片可为例如系统单晶片元件。

图24-31示出了本发明所制造的相变化存储单元实施例。图24示出了第一与第二电极312，313，其由绝缘组件314所隔离。相变化材料316沉积于电极312，313以及绝缘组件314之上。图25示出了沉积光阻掩模318于相变化材料316上、接着移除未被掩模318所覆盖的相变化材料316后的结果，移除步骤典型地使用适当的蚀刻工艺进行。此步骤将生成相变化元件，尤其是相变化导桥311。之后，光阻掩模318被修剪以生成图26中的较小尺寸掩模320。较小尺寸掩模320的宽度远小于用以生成掩模318的最小平板印刷特征尺寸。修剪步骤典型地由光阻氧等离子修剪工艺所进行，但也可使用其他工艺。较小尺寸掩模320大致置于相变化导桥311的长度的中央，以将导桥311露出，供后续图27的布植工艺。

布植步骤322(例如离子步骤)可以使用单一元素或多个元素的组成物，而增加相变化材料316在变化时(即当相变化材料316从大致非晶态变化至大致结晶态时的温度)以及重置时(即当相变化材料316从大致结晶态变化至大致非晶态时)的变化温度。这些元素包括碳、硅、氮、以及铝。掩模318的移除会产生相变化存储单元310，其包括图28与29图的相变化导桥311。相变化导桥311在较低变化温度部分326的两侧包括了较高变化温度部分324。在此实施例中，布植用以提高相变化导桥311的变化温度部分。在一实施例中，当较高变化温度部分324为大致非晶态、且较低变化温度部分326为大致结晶态时，较高变化温度部分324的变化温度，典型地至少高于较低变化温度部分326的变化温度100℃。随着电流通过第一与第二电极312，313，在相变化区域328两侧的布植相变化材料部分324可以进行相变化之前，位于绝缘组件314之上的部分326的相变化区域328，可在大致结晶态与大致非晶态之间切换。在某些实施例中，布植可以用以降低部分326的变化温度，而非用以提高其变化温度。

图30与31示出大角度布植330，与图29图的相变化区域328相比，其生成较窄相变化区域328。此种结果有助于进一步将电流集中于相变化区域328中，以减少在生成理想的大致结晶态至大致非晶态的相变化时所需要的电流与能量。

在图24-31中的上述本发明的优点在于，通过将较低变化温度部分326置于较高变化温度部分324之间而隔离相变化区域328，可对相变化区域328产生较大的热绝缘效果，以进而减少重置电流与电能。

本发明的另一方面涉及当较高与较低变化温度部分324，326均为大致结晶态或大致非晶态时的导热性。较佳地，当二者均为大致非晶态时，较高变化温度部分324的导热性小于(更佳地至少50％小于)较低变化温度部分326的导热性。相似地，当二者均为大致结晶态时，较高变化温度部分324的导热性小于(更佳地至少50％小于)较低变化温度部分326的导热性。这些因素有助于进一步将部分326的相变化区域328热绝缘。适当的布植元素包括氮、氧、与硅。

本发明的另一方面，涉及较高与较低变化温度部分324，326的电阻率。较佳地，当二者均为大致非晶态时，较高变化温度部分324的电阻率大于(更佳地至少50％大于)较低变化温度部分326的电阻率。相似地，当二者均为大致结晶态时，较高变化温度部分324的电阻率大于(更佳地至少50％大于)较低变化温度部分326的电阻率。此外，当二者均为大致非晶态时，较高变化温度部分324的电阻值大于(更佳地至少50％大于)较低变化温度部分326的电阻值。相似地，当二者均为大致结晶态时，较高变化温度部分324的电阻值大于(更佳地至少50％大于)较低变化温度部分326的电阻值。这些方面有助于将电流集中于较低变化温度部分326的相变化区域328，以利于减少变化温度与能量，尤其是在重置时。

较佳地，较高变化温度部分324为大致非晶态、并维持于大致非晶态，因为材料在大致非晶态时的导热性与导电性典型地小于在大致结晶态时的导热性与导电性。

图32-41描述了图24-31实施例的替代实施例，其中相变化元件位于电极表面之间。此实施例的相变化元件具有大致管状的外部，围绕着内部或核心。外部的转换温度典型地高于内部。外部有助于将内部热绝缘，以利于在大致非晶态与大致结晶态之间的相变化。

图32为本发明所制造的相变化存储元件410的简化剖面图。元件410包括形成于衬底(未示出)上的存储单元存取层412、以及形成于存取层412之上的存储单元层414。存取层412典型地包括存取晶体管；也可使用其他类型的存取装置。存取层412包括第一与第二多晶硅字线，其作为第二栅极416，418、第一与第二栓塞420，422、以及一共同源极线424，上述各部件均位于介质薄膜层426之内。

相变化元件410及其制造方法将参照图33-41、接着参照图32，而进行详述。请参见图33，存储单元存取层412具有大致平坦的上表面428。上表面428部分由第一电极表面430在栓塞420，422的一端所定义。接着，典型为GST的相变化材料层432沉积于上表面428之上。此层432的厚度典型地为约10纳米，较佳地介于3纳米至20纳米之间。图35示出了沉积平板印刷掩模434于层432之上、且对准至栓塞420，422的电极表面430的结果。栓塞420，422以及相关的掩模434具有大致圆柱状的剖面形状；然而，其他剖面形状，无论是规则或不规则的多边形、以及具有曲线及/或直线区段的形状，也可使用于其他实施例中。

在图36中，层432中未被掩模434保护的部分被移除，在本实施例中留下大致圆柱状的相变化元件436。图37示出了大致圆柱状(本实施例)的经修剪平板印刷掩模438、生成于相变化元件436上的生成结果。经修剪掩模438的宽度或直径，远小于用以生成掩模434的工艺的最小平板印刷特征尺寸。修剪典型地以光阻氧等离子修剪工艺所进行，但也可使用其他工艺。之后，图37的结构利用适当的元素或材料进行布植440，例如在图27时所讨论的那样。此布植将产生相变化元件436，其具有大致管状的外部442、环绕内部或核心444。布植步骤使得外部442的重置变化温度高于内部444。外部442的重置变化温度较佳地至少大于内部444的重置变化温度100℃。

经修剪的平板印刷掩模438被移除，接着沉积如二氧化硅的氧化物，以生成氧化物层446，如图39所示。接着针对图39的结构进行化学机械研磨，以生成如图40的结构而生成表面448，表面448包括相变化元件436的外端450。之后，金属位线452形成于表面448之上，位线452作为第二电极而以电极表面454接触至相变化元件436的外端450。

图41为简图，示出大致圆柱状的相变化元件436，其包括大致管状的外部442与内部444。相变化元件436的大致管状外部442的剖面可为大致圆柱状的剖面，如图所示；然而，大致管状外部442的其他剖面形状也是可能的，包括规则或不规则的多边形、与具有曲线及/或直线区段的形状。

外部442作为内部444的热绝缘体，以帮助内部444的变化。内部444藉由通过电流而从大致结晶态变化至大致非晶态，其转换温度低于外部442的转换温度。内部444具有中心区域456，其沿着内部444的内部设置。在内部444进行相变化之前，中心区域456可先从大致结晶态变化至大致非晶态，因为内部的端点被相邻电极表面430，454所形成的散热效应而冷却。因此，在使用时中心区域可能为内部444中，唯一可以有效地从大致结晶态变化至大致非晶态的部分，并因此作为内部444的相变化区域。然而，在其他实施例中，内部444的全部或大部分可以从大致结晶态转换为大致非晶态，使得内部444的所有或全部可作为相变化区域。

电极452较佳地由氮化钛所构成。虽然其他如氮化钽、氮化铝钛、或氮化铝钽等材料也可使用于电极452，然而由于氮化钛可以与相变化材料GST形成良好接触、广泛地使用于半导体制造中、且在相变化材料变化的高温时(典型地介于600至700℃)提供了良好的扩散障碍，因此氮化钛为优选的材料。栓塞420，422与共同源极线424典型地由钨所构成。

在本发明描述中所使用的词汇如之上、之下、顶、底等，仅用于使读者更加了解本发明，而非用以限制本发明。

虽然本发明已参照较佳实施例加以描述，应该了解的是，本发明并不限于其详细描述的内容。替换方式及修改方式已于先前描述中建议，并且其他替换方式及修改方式将为本领域的技术人员可想到的。特别是，根据本发明的结构与方法，所有具有实质上相同于本发明的组件结合而达成与本发明实质上相同结果的，都不脱离本发明的精神范畴。因此，所有这些替换方式及修改方式意欲落在本发明于所附的权利要求书及其等价物所界定的范畴之中。

任何在前文中提及的专利申请以及公开文本，均列为本申请的参考

Claims (24)

1.一种相变化存储单元，该存储单元为相变化存储装置的一部分，该相变化存储单元包括：

第一与第二电极；

相变化元件，其与该第一与第二电极电连接；

该相变化元件的至少一部份包括较高重置转换温度部分以及较低重置转换温度部分；以及

该较低重置转换温度部分包括相变化区域，该相变化区域藉由通过电流以从大致结晶态转换至大致非晶态的转换温度，低于该较高重置变化温度部分的转换温度。

2.如权利要求1所述的相变化存储单元，其中该较高重置转换温度部分的重置转换温度高于该低转换重置温度部分的重置转换温度至少100℃。

3.如权利要求1所述的相变化存储单元，其中：

该第一与第二电极的表面被一间隙所分隔；以及

该相变化元件置于该第一与第二电极之间。

4.如权利要求1所述的相变化存储单元，其中该相变化元件包括大致为管状的外部以及被该外部所包围的内部，该外部包括较高重置转换温度部分且该内部包括较低重置转换温度部分。

5.如权利要求1所述的相变化存储单元，其中当该较高重置转换温度部分与该较低重置转换温度均为大致结晶态时，该较高重置转换温度部分的导热性大于该较低重置转换温度部分的导热性。

6.如权利要求1所述的相变化存储单元，其中当该较高重置转换温度部分与该较低重置转换温度均为大致结晶态时，该较高重置转换温度部分的导热率至少比该较低重置转换温度部分的电阻率大50％。

7.如权利要求1所述的相变化存储单元，其中当该较高重置转换温度部分与该较低重置转换温度均为大致结晶态时，该较高重置转换温度部分的电阻率大于该较低重置转换温度部分的电阻率。

8.如权利要求1所述的相变化存储单元，其中当该较高重置转换温度部分与该较低重置转换温度均为大致结晶态时，该较高重置转换温度部分的电阻率至少比该较低重置转换温度部分的电阻率大50％。

9.如权利要求1所述的相变化存储单元，其中当该较高重置转换温度部分与该较低重置转换温度均为大致结晶态时，该较高重置转换温度部分的电阻值大于该较低重置转换温度部分的电阻值。

10.如权利要求1所述的相变化存储单元，其中当该较高重置转换温度部分与该较低重置转换温度均为大致结晶态时，该较高重置转换温度部分的电阻值至少比该较低重置转换温度部分的电阻值大50％。

11.如权利要求1所述的相变化存储单元，其中该相变化元件包括第一与第二较高重置转换温度部分，该二部分位于该较低重置转换温度部分的不同侧。

12.如权利要求1所述的相变化存储单元，其中该较高重置转换温度部分内布植有可布植元件，该可布植元件不存在于该较低重置转换温度部分内。

13.如权利要求12所述的相变化存储单元，其中该可布植元件包括下列中至少一种：碳、硅、氧、氮、以及铝。

14.如权利要求1所述的相变化存储单元，其中该存储材料包括选自下列组二种以上材料的组合物：锗、锑、碲、硒、铟、钛、镓、铋、锡、铜、钯、铅、银、硫、以及金。

15.如权利要求1所述的相变化存储单元，其中该第一与第二电极包括选自下列组的元素，其：钛、钨、钼、铝、钽、铜、铂、铱、镧、镍、钌、及其合金。

16.一种相变化存储单元，该存储单元为相变化存储装置的一部份，该相变化存储单元包括：

第一与第二电极，该二电极的表面由一间隙所分隔；

相变化元件位于该第一与第二电极之间，并与该第一与第二电极电连接；

该相变化元件包括大致为管状的外部以及被该外部所包围的内部，该外部包括较高重置转换温度部分且该内部包括较低重置转换温度部分，该较高重置转换温度部分的重置转换温度至少高于该较低重置转换温度部分的重置转换温度100℃以上；以及

该较低重置转换温度部分包括相变化区域，该相变化区域藉由通过电流以从大致结晶态转换至大致非晶态的转换温度，低于该较高重置转换温度部分的转换温度。

17.一种用以制造相变化存储单元的方法，该存储单元为相变化存储装置的一部分，该方法包括：

电连接第一与第二电极以及相变化元件，该相变化元件包括相变化材料；以及

该电连接步骤提供较高重置转换温度部分与较低重置转换温度部分，该较低重置转换温度部分生成相变化区域，其可藉由通过电流于该二电极间而在大致结晶态与大致非晶态之间转换。

18.如权利要求17所述的方法，其中该电连接步骤包括形成该相变化元件于该第一与第二电极之间并与其接触。

19.如权利要求17所述的方法，其中该较高与较低重置转换温度部分提供步骤包括改变该相变化元件的大致管状外部的相变化材料的重置转换温度。

20.如权利要求17所述的方法，其中该重置转换温度改变步骤包括增加该相变化元件的该大致管状外部的重置转换温度。

21.如权利要求17所述的方法，其中该提供步骤包括改变该相变化元件的至少一部份相变化材料的重置改变温度，以生成较高重置转换温度部分与该较低重置转换温度部分。

22.如权利要求21所述的方法，其中该重置转换温度改变步骤包括于该相变化元件的一部份中布植材料，以改变该部分的重置转换温度。

23.如权利要求21所述的方法，其中该重置转换温度改变步骤包括于该相变化元件的一部份中布植材料，以增加该部分的重置转换温度。

24.一种用以制造相变化存储单元的方法，该存储单元为相变化存储装置的一部分，该方法包括：

电连接第一与第二电极以及相变化元件，该相变化元件位于该第一与第二电极之间并与其接触，该相变化元件包括相变化材料；

改变该相变化元件的大致管状外部的相转换材料的重置转换温度，以生成较高重置转换温度部分与较低重置转换温度部分，该较低重置转换温度部分包括相变化区域，其可藉由通过电流于该二电极间而在大致结晶态与大致非晶态之间转换；以及

该重置转换温度改变步骤包括以一材料布植于该相变化元件的外部中，以增加该外部的重置转换温度。

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