CN1967784A - 制作高张力薄膜及应变硅金属氧化物半导体晶体管的方法 - Google Patents

Abstract

一种制作高张力薄膜及应变硅金属氧化物半导体晶体管的方法。首先提供一半导体衬底，并于该半导体衬底上形成一栅极、至少一间隙壁以及一源极/漏极区域，接着进行n次沉积工艺，以形成n层高张力薄膜(hightensile stress film)覆盖于该栅极与该源极/漏极区域表面，而且每一该高张力薄膜皆进行一次热处理工艺，其中n大于或等于2。

Description

制作高张力薄膜及应变硅金属氧化物半导体晶体管的方法

技术领域

本发明涉及一种高张力薄膜的制作方法，尤其涉及一种于应变硅金属氧化物半导体晶体管上形成高张力薄膜的方法。

背景技术

随着半导体制造技术越来越精密，集成电路也发生重大的变革，使得计算机的运算性能和存储容量突飞猛进，并带动周边产业迅速发展。而半导体产业也如同摩尔定律所预测的，以每18个月增加一倍晶体管数目在集成电路上的速度发展着，同时半导体工艺也已经从1999年的0.18微米、2001年的0.13微米、2003年的90纳米(0.09微米)，进入到2005年65纳米(0.065微米工艺)。

而随着半导体工艺进入深亚微米时代，以下的工艺对于金属氧化物半导体(MOS)晶体管的驱动电路的电性提升亦日趋重要。针对此趋势，在半导体工艺中如何利用一高张力薄膜来提升金属氧化物半导体晶体管的驱动电流已逐渐成为一热门课题。

目前利用高张力薄膜来提升金属氧化物半导体晶体管的驱动电流可概分为两方面：其一是应用在镍化硅形成前的多晶硅应力层(poly stressor)；另一方面则是应用在镍化硅形成后的接触孔蚀刻停止层(contact etch stop layer，CESL)。一般而言，多晶硅应力层的工艺可容忍较高的热效应(thermalbudget)，例如大于1000℃。然而，在接触孔蚀刻停止层的工艺上由于需考量形成镍化硅时不能忍受较高热效应的缘故，因此必须限制温度小于430℃。目前在制作高张力薄膜时，一般会先沉积一由氮化硅(SiN)所组成的薄膜后，再配合一紫外线硬化(UV curing)工艺来增加该薄膜的应力以提升金属氧化物半导体晶体管的驱动电流。

请参考图1至图3，图1至图3为现有制作一高张力薄膜于NMOS晶体管表面的方法示意图。如图1所示，首先提供一半导体衬底10，例如一硅衬底，且半导体衬底10上包含有一栅极结构12。其中，栅极结构12另包含有一栅极氧化层(gate oxide)14、一位于栅极氧化层14上的栅极16、一位于栅极16顶表面的覆盖层(cap layer)18以及一氧化物-氮化物-氧化物偏移间隙壁(ONO offset spacer)20。一般而言，栅极氧化层14是由二氧化硅(silicondioxide，SiO₂)所构成，栅极16是由掺杂多晶硅(doped polysilicon)所构成，而覆盖层18则是由一氮化硅层所组成，用以保护栅极16。此外，栅极结构12所在的有源区域(active area)外围的半导体衬底10内另环绕有一浅沟隔离(STI)22。

如图2所示，随后进行一离子注入(ion implantation)工艺，以于间隙壁20周围的半导体衬底10内形成一源极/漏极区域26。然后进行一快速升温退火(rapid thermal annealing，RTA)工艺，用以活化(active)源极/漏极区域26内的掺杂剂，并同时修补在离子注入工艺中受损的半导体衬底10表面的晶格结构。

如图3所示，接着形成一高张力薄膜(high tensile stress film)28，例如由氮化硅或氧化硅所组成的薄膜并覆盖于栅极结构12与源极/漏极区域26表面。然后进行一硬化工艺，利用一紫外线光源照射来硬化覆盖于栅极结构12与源极/漏极区域26表面的高张力薄膜28，藉以增加高张力薄膜28的应力，来拉大栅极16下方，亦即沟道区(channel region)的半导体衬底10的晶格排列，进而提升沟道区的电子迁移率以及应变硅(strained silicon)NMOS晶体管的驱动电流(drive current)。

然而，由于紫外线硬化工艺是利用光子打断氮化硅中Si-H及SiN-H键来增加薄膜的张力，因此其效率势必受限于薄膜的厚度，亦即高张力薄膜的厚度越厚，增加的张力即越低。现有制作高张力薄膜的方法仅进行单一薄膜沉积工艺与对该薄膜进行单一紫外线硬化工艺，因此于该高张力薄膜的厚度过厚时经常会降低紫外线工艺的效率，进而影响薄膜所产生的应力以及金属氧化物半导体晶体管的驱动电流。因此如何有效提升高张力薄膜的应力(stress)即为目前业界一重要技术能力指标。

发明内容

因此，本发明的主要目的在于提供一种对金属氧化物半导体晶体管进行热处理的方法，以改善上述现有的问题。

根据本发明，揭露了一种制作高张力薄膜及应变硅金属氧化物半导体晶体管的方法。首先提供一半导体衬底，并于该半导体衬底上形成一栅极、至少一间隙壁以及一源极/漏极区域，接着进行n次沉积工艺，以形成n层高张力薄膜(high tensile stress film)覆盖于该栅极与该源极/漏极区域表面，而且每一该高张力薄膜皆进行一次热处理工艺，其中n大于或等于2。

由于本发明是将现有制作高张力薄膜方法中仅进行单一薄膜沉积工艺与对该薄膜仅进行单一紫外线硬化工艺分散为进行多次薄膜沉积工艺与多次热处理工艺，因此可于相同厚度的高张力薄膜的条件下对该高张力薄膜进行多次处理，进而大幅提升薄膜的应力以及NMOS晶体管的驱动电流。

附图说明

图1至图3为现有制作一高张力薄膜于NMOS晶体管表面的方法示意图；

图4至图7为本发明制作一高张力薄膜于NMOS晶体管表面的方法示意图。

主要元件符号说明

10  半导体衬底      12  栅极结构

14  栅极氧化层      16  栅极

18  覆盖层          20  间隙壁

22  浅沟隔离        26  源极/漏极区域

28  高张力薄膜      60  半导体衬底

62  浅沟隔离        63  栅极结构

64  栅极氧化层      66  栅极

68  覆盖层          70  间隙壁

74  源极/漏极区域   76  高张力薄膜

78  高张力薄膜

具体实施方式

请参照图4至图7，图4至图7为本发明制作一高张力薄膜于NMOS晶体管表面的方法示意图。如图4所示，首先提供一半导体衬底60，例如一硅晶片(wafer)或一硅覆绝缘(SOI)衬底，且半导体衬底60上包括一栅极结构63。其中，栅极结构63包括一栅极介电层64、一位于栅极介电层64上的栅极66、一位于栅极66顶表面的覆盖层68以及一氧化物-氮化物-氧化物偏移间隙壁(ONO offset spacer)70。一般而言，栅极介电层64可为一利用热氧化或沉积等工艺所形成的氧化硅或氮硅化合物所构成，而覆盖层68则可由一用以保护栅极66的氮化硅层或多晶金属硅化物(polycide)所组成。此外，栅极结构63所在的有源区域(AA)外围的半导体衬底60内另环绕一浅沟隔离(STI)62，用来使此NMOS晶体管与其他元件相隔离。

如图5所示，接着进行一离子注入(ion implantation)工艺，以于栅极结构63周围的半导体衬底60中形成一源极/漏极区域74。紧接着进行一快速升温退火(rapid thermal annealing)工艺，利用900至1050℃的高温来活化源极/漏极区域74内的掺杂剂，并同时修补在各离子注入工艺中受损的半导体衬底60表面的晶格结构。此外，亦可视产品需求及功能性考量，另于源极/漏极区域74与栅极结构63之间分别形成一轻掺杂漏极(LDD)或源极/漏极延伸(source/drain extension)，此为本领域技术人员所熟知，在此不多加赘述。

如图6所示，接着进行一沉积工艺，以形成一厚度介于100埃至1000埃的高张力薄膜(high tensile stress film)76，并覆盖于栅极结构63与源极/漏极区域74表面。其中，高张力薄膜76可由氮硅化合物或氧化硅所组成，而在现行机台设备与相关的工艺条件下，此氮硅化合物的初镀膜(as-deposition)的伸张应力状态(tensile-stress status)约介于0.2GPa至1.5Gpa之间。然后对高张力薄膜76进行一原位(in-situ)或非原位(non in-situ)热处理，例如进行一紫外线硬化(UV curing)工艺、一退火(anneal)工艺，如一高温峰值退火(thermal spike anneal)工艺或一电子束(e-beam)处理，藉由此热处理来增加高张力薄膜76的应力，并同时拉大栅极结构63下方的半导体衬底60，亦即沟道区(channel region)的晶格排列，进而提升沟道区(channelregion)的电子迁移率以及应变硅NMOS晶体管的驱动电流(drive current)。

根据本发明的优选实施例，该紫外线硬化工艺是利用一整合机台(未示出)来达成，且该紫外线硬化工艺的温度是介于150℃至700℃、该紫外线硬化工艺的时间是介于30秒至60分钟以及该紫外线硬化工艺的紫外线波长是介于100nm至400nm。此外，若是利用高温峰值退火工艺来对高张力薄膜76进行热处理，根据本发明的优选实施例，该高温峰值退火工艺的温度则是介于200℃至1000℃，且该高温峰值退火工艺的时间是介于0至120秒。

如图7所示，接着重复先前所述的步骤，进行另一沉积工艺，以于栅极结构63与源极/漏极区域74表面的高张力薄膜76上，再形成另一厚度介于100埃至1000埃的高张力薄膜78。然后对高张力薄膜78进行相同的热处理，例如再进行一紫外线硬化工艺、高温峰值退火工艺或电子束处理来增加高张力薄膜78的应力。

值得注意的是，本发明的沉积工艺与对该高张力薄膜所进行的该热处理需各重复进行至少二次以上，亦即每进行一薄膜沉积工艺之后，随即便对已沉积的高张力薄膜进行一热处理，然后再重复进行同样的沉积工艺与热处理，直至所需的高张力薄膜的厚度为止。例如，若欲形成一最终厚度为1000埃的高张力薄膜，传统工艺是直接单次沉积1000埃的氮化硅(SiN)的高张力薄膜，然后再进行一次紫外线硬化工艺，此SiN薄膜的伸张应力状态(tensile-stress status)约为1.4GPa，NMOS晶体管的离子增益(Ion gain)约为73微安培/微米(μA/μm)；而实施本发明的方法进行二次SiN薄膜沉积工艺，并且对每次沉积的高张力薄膜均各进行一热处理，则此SiN薄膜的总伸张应力状态(tensile-stress status)约提升至1.62GPa以上，且NMOS晶体管的驱动电流(drive current)的离子增益(Ion gain)更可高达105μA/μm。实验结果显示，利用本发明的方法来制作相同厚度的高张力薄膜以应用于NMOS晶体管中，其离子增益百分比(Ion gain percentage)约可增加至26％左右。

由于本发明是将现有仅进行单一高张力薄膜沉积工艺与仅对该高张力薄膜进行单一紫外线硬化工艺分散为多次沉积工艺与多次热处理，因此便可于相同厚度的高张力薄膜的条件下，对该高张力薄膜进行多次处理，进而大幅提升高张力薄膜的应力，约可使最后的总伸张应力状态(tensile-stressstatus)增加至0.5GPa至2.5Gpa之间，以有效提高NMOS晶体管的驱动电流。

同时，不局限于上述的制作方法，本发明又可对高张力薄膜进行多次热处理时交叉使用紫外线硬化工艺以及高温峰值退火工艺。换句话说，使用者可先形成一厚度介于100埃至1000埃的高张力薄膜76于栅极结构63与源极/漏极区域74表面，然后对高张力薄膜76进行一紫外线硬化工艺。接着再形成另一高张力薄膜78于高张力薄膜76上，然后再进行一高温峰值退火工艺来提升薄膜的应力。经由交叉利用不同的热处理工艺，使用者可根据不同的制作流程、功能设计与机台配置来自由控制高张力薄膜的应力。

除此之外，根据不同工艺与产品的需求，本发明的高张力薄膜76与78又可于形成接触孔(contact hole)时作为阻挡蚀刻工艺的接触孔蚀刻停止层(contact etch stop layer，CESL)。举例来说，使用者可于高张力薄膜76与78形成后，先覆盖一层间介电(inter-layer dielectric，ILD)层(未示出)于高张力薄膜78表面。接着利用一图案化光致抗蚀剂层(未示出)作为蚀刻掩模，然后进行一各向异性蚀刻，以于该层间介电层中形成多个接触孔(未示出)，作为电子元件连接的桥梁。

综上所述，相比于现有制作高张力薄膜的方法，本发明是将现有制作高张力薄膜方法中仅进行单一薄膜沉积工艺与对该薄膜仅进行单一紫外线硬化工艺分散为进行多次薄膜沉积工艺与多次热处理工艺，因此可于相同厚度的高张力薄膜的条件下对该高张力薄膜进行多次处理，进而大幅提升薄膜的应力以及NMOS晶体管的驱动电流。此外，本发明的方法也可视工艺需要同时或分别使用在多晶硅应力层(poly stressor)、接触孔蚀刻停止层(CESL)以及其他需要高张力薄膜的应用上。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (29)

1.一种形成高张力薄膜的方法，包括下列步骤：

进行n次沉积工艺，以形成n层高张力薄膜于一衬底表面，而且每一该高张力薄膜皆分别进行一次热处理工艺，其中n不小于2。

2.如权利要求1所述的方法，其中该些高张力薄膜包括氮化硅或氧化硅。

3.如权利要求2所述的方法，其中各该氮化硅薄膜的初镀膜的伸张应力状态是介于0.2GPa至1.5GPa。

4.如权利要求3所述的方法，其中各该高张力薄膜在分别进行该些热处理工艺之后，该些高张力薄膜的总伸张应力状态是介于0.5GPa至2.5GPa。

5.如权利要求1所述的方法，其中各该高张力薄膜的厚度是介于100埃至1000埃。

6.如权利要求1所述的方法，其中该些热处理工艺包括一紫外线硬化工艺、一退火工艺或一电子束处理。

7.如权利要求6所述的方法，其中该退火工艺包括一高温峰值退火工艺。

8.如权利要求6所述的方法，其中该紫外线硬化工艺的温度是介于150℃至700℃。

9.如权利要求6所述的方法，其中该紫外线硬化工艺的时间是介于30秒至60分钟。

10.如权利要求6所述的方法，其中该紫外线硬化工艺的紫外线波长是介于100nm至400nm。

11.如权利要求6所述的方法，其中该高温峰值退火工艺的温度是介于200℃至1000℃。

12.如权利要求6所述的方法，其中该高温峰值退火工艺的时间是介于0至120秒。

13.如权利要求1所述的方法，其中该热处理工艺包括一原位工艺或一非原位工艺。

14.一种制作应变硅金属氧化物半导体晶体管的方法，该方法包括下列步骤：

提供一半导体衬底，并于该半导体衬底上形成一栅极、至少一间隙壁以及一源极/漏极区域；以及

进行n次沉积工艺，以形成n层高张力薄膜覆盖于该栅极与该源极/漏极区域表面，而且每一该高张力薄膜皆分别进行一次热处理工艺，其中n不小于2。

15.如权利要求14所述的方法，其中该半导体衬底包括一晶片或一硅覆绝缘衬底。

16.如权利要求14所述的方法，其中该应变硅金属氧化物半导体晶体管还包括一栅极介电层，设于该栅极与该半导体衬底之间。

17.如权利要求14所述的方法，其中该高张力薄膜包括氮化硅或氧化硅。

18.如权利要求14所述的方法，其中各该氮化硅薄膜的初镀膜的伸张应力状态是介于0.2GPa至1.5GPa。

19.如权利要求18所述的方法，其中各该高张力薄膜在分别进行该些热处理工艺之后，该些高张力薄膜的总伸张应力状态是介于0.5GPa至2.5GPa。

20.如权利要求14所述的方法，其中各该高张力薄膜的厚度是介于100埃至1000埃。

21.如权利要求14所述的方法，其中该些热处理工艺包括一紫外线硬化工艺、一退火工艺或一电子束处理。

22.如权利要求21所述的方法，其中该退火工艺包括一高温峰值退火工艺。

23.如权利要求21所述的方法，其中该紫外线硬化工艺的温度是介于150℃至700℃。

24.如权利要求21所述的方法，其中该紫外线硬化工艺的时间是介于30秒至60分钟。

25.如权利要求21所述的方法，其中该紫外线硬化工艺的紫外线波长是介于100nm至400nm。

26.如权利要求21所述的方法，其中该高温峰值退火工艺的温度是介于200℃至1000℃。

27.如权利要求21所述的方法，其中该高温峰值退火工艺的时间是介于0至120秒。

28.如权利要求14所述的方法，其中该热处理工艺包括一原位工艺或一非原位工艺。

29.如权利要求14所述的方法，其中该应变硅金属氧化物半导体晶体管包括一应变硅N型金属氧化物半导体晶体管。

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