CN1964465A - 基于fpga的视频图像处理器 - Google Patents
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Abstract
本发明提供一种基于FPGA的视频图像处理器，该装置包括有均衡器模块、解串器模块、驱动器模块、串码器模块、时钟模块以及FPGA控制处理器；所述均衡器模块接收HD/SD格式视频信号，并对接收的视频信号进行补偿，补偿后的视频信号送入解串器模块实现串行数据到并行数据的转换，转换后的10bit/20bit并行数据经FPGA控制处理器处理后，输入到串码器模块，进行并行数据到串行数据的转换，并经驱动器模块传输到外部设备，时钟模块为解串器模块和串码器模块提供1.485GHz的时钟信号。有益效果是该系统能在实时采集处理的HD/SD格式视频信号，功能强大且操作简单，并且容易处理，可根据不同需求订制不同IP核，硬件易于升级，以满足未来对各种新增功能的需求，集成度高，性能稳定，成本低廉，性价比极高。
Description
技术领域
本发明是一种基于FPGA的视频图像处理器，涉及计算机技术、电视技术、数字信号处理、IP核设计、多媒体技术等多种技术，是一种对HD/SD格式视频信号能够进行采集、处理以及回放的视频图像处理器。
背景技术
视频图像处理器应用于社会生活的各个方面，尤其在航空航天、通讯、军用、广播电视等领域都发挥着重要的作用，随着世界范围内对视频处理的需求也在逐年显著增加，使功能强大的视频设备成为必需。但是传统视频图像处理器受时钟和内部结构限制，处理速度较慢，即使采用专用的视频处理芯片提升了处理速度，但又由于其不可编程，从而产品开发人员就不能很容易地修改固定功能硬件，使其支持新标准或者不同的功能，缺乏灵活性。其次，传统视频图像处理器功能单一，一般主要针对专门领域实现特定处理功能，通用性差。另外，传统视频图像处理器开发周期长，设备升级速度慢，成本高，性价比相对较低。因此，目前还没有一种真正具有更强的处理功能、更多的输出频道、更多的输出规格等更广应用范围的视频图像处理器来支持功能强大的广播视频设备。
发明内容
为克服了上述传统视频图像处理器的不足，本发明的目的是提供一种基于FPGA的视频图像处理器，使计算机技术、数字图像处理技术与现代FPGA技术相结合，可以实现符合HD/SD格式视频信号的高速、实时处理，并可以根据不同需要定制不同IP核，硬件易于升级，以满足未来对多种新增功能的需求，并可兼容性不同应用软件厂家的标准平台，以实现更好、更多的功能，降低成本，提高性价比。另一个目的是，随着FPGA芯片速度、性能、集成度的提高，使得数字信号处理可以实时地完成更为复杂的算法，从而可以进一步提高视频信号处理速度，丰富处理功能，促进了基于FPGA视频图像处理器的发展。
为了实现上述目的，本发明提供一种基于FPGA的视频图像处理器，该处理器与PC计算机和高分辨率显示器相连接，构成视频处理系统，该系统包括均衡器模块、解串器模块、驱动器模块、串码器模块、时钟模块以及FPGA控制处理器；所述均衡器模块接收HD/SD格式视频信号，并对接收的视频信号进行补偿，补偿后的视频信号送入解串器模块实现串行数据到并行数据的转换，转换后的10bit/20bit并行数据经FPGA控制处理器进行处理，处理后的视频信号传送到PC计算机，通过高分辨率显示器实时预览处理效果；串码器模块用来接收来自FPGA控制处理器的视频信号，实现并行数据到串行数据的转换，并经驱动器模块传输到外部设备，时钟模块为解串器模块和串码器模块提供时钟信号。
所述的FPGA控制处理器包括输入I/O、视频处理、10bit/64bit移位寄存器、采集控制器(DRAM I/O)、64bit/10bit移位寄存器、视频通道选择、10bit/32bit移位寄存器、命令模式DMA通道、本地总线-Avalon总线桥接器、输出I/O和行有效信号控制器；输入I/O负责10bit/20bit并行数据接收，接收的视频信号送入视频处理进行视频信号的处理，处理后的数据经10bit/64bit移位寄存器转换为64bit数据，通过采集控制器(DRAMI/O)存储到DRAM，或在经过64bit/10bit移位寄存器送至视频通道选择，再通过10bit/32bit移位寄存器、命令模式DMA通道、本地总线-Avalon总线桥接器传送至PCI总线。经过视频处理处理后的视频信号也可通过视频通道选择、输出I/O传送至串码器，完成处理后的视频信号的输出。图中行有效信号控制器用于产生10bit/64bit移位寄存器、采集控制器(DRAM I/O)以及64bit/10bit移位寄存器的有效控制信号。
所述均衡器模块能够自动补偿信号损耗，兼容SMPTE292M和SMPTE259M标准。
所述解串器模块包括两个差分输入，每个差分输入通过均衡器模块连接到BNC接口，能够自动检测HD-SDI、SD-SDI或DVB-ASI不同格式的信号，也可手动选择输入信号格式；经过均衡器模块的信号输入到解串器模块的输入端实现串行数据到并行数据的转换，输出10bit/20bit并行数据送入FPGA控制处理器进行处理，解码器模块时钟由时钟模块提供。
所述串码器模块外接时钟模块时，就可以接收经FPGA控制处理器处理后的10bit/20bit并行数据，并转换为速率为1.485Gb/s高清格式视频信号或者速率为270Mb/s标清格式视频信号，经驱动器模块传输到外部设备。
所述驱动器模块提供两个转换速率以兼容SMPTE 292M和SMPTE 259M标准的视频信号，为串码器模块的线缆串行数字接口，也作为解串器模块环路输出的线缆串行数字接口。
所述时钟模块为自抑制小型压控振荡器，控制电压是从片上锁相环得到，为解码器模块和串码器模块提供1.485GHz时钟信号。
本发明的有益效果是该系统能在实时采集处理的HD/SD格式视频信号，功能强大且操作简单，并且容易处理，主要特点有：
1、兼容HD/SD格式视频信号，实现对高速、大容量数据视频信号处理。
2、采用现代FPGA技术，实现硬件对视频信号处理，处理速度快，实时性强。
3、可根据不同需求订制不同IP核，硬件易于升级，以满足未来对各种新增功能的需求。
4、实时预览编辑的视频画面，可以控制画面的亮度、对比度以及色彩空间。
5、兼容性好，可用于不同应用软件厂家的标准平台，如Adobe公司的Premier软件，从而可以实现更好、更多的功能，更低的成本。
6、集成度高，性能稳定，成本低廉，性价比极高。
附图说明
图1是本发明的系统组成框图；
图2是本发明的FPGA控制处理器原理框图；
图3是本发明图2中视频通道选择原理框图；
图4是本发明图2中的命令模式DMA通道原理框图；
图5是本发明图2中的本地总线-Avalon总线桥接器原理框图。
图中：
1.均衡器模块 2.解串器模块 3.FPGA控制处理器
4.串码器模块 5.驱动器模块 6.时钟模块
7.输入I/O 8.视频处理单元
9.视频通道选择 10.10bit/32bit移位寄存器
11.命令模式DMA通道 12.控制器
13.本地总线-Avalon总线桥接器
14.64bit/10bit移位寄存器 15.采集控制器(DRAM I/O)
16.10bit/64bit移位寄存器 17.行有效信号控制器
18.输出I/O 19.32bit/10bit移位寄存器
20.PC计算机 21.高分辨率显示器
22.寄存器 23.控制器 24.视频通道
25.寄存器 26.控制器 27.DCFIFO
28.从模式本地总线模块 29.主模式Avalon总线模块
具体实施方式
下面结合附图对本发明的基于FPGA的视频图像处理器作进一步描述。
本发明的基于FPGA的视频图像处理器的结构是该处理器与PC计算机20和高分辨率显示器21相连接，构成视频处理系统，系统中还有均衡器模块1、解码器模块2、串码器模块4、驱动器模块5、时钟模块6以及FPGA控制处理器3等功能模块组成，完成对HD/SD格式视频信号采集、处理和回放功能。
如图1所示，能够根据线缆长度自动补偿信号损耗的均衡器模块1负责接收HD/SD格式视频信号，经过均衡的串行数据传送至解码器模块2进行串行数据到并行数据的转换，1.485Gb/s高清格式视频信号或者速率为270Mb/s标清格式视频信号经过串并转换后变为10比特/20bit并行数据，送由FPGA控制处理器3进行视频信号的处理。经过处理后的视频信号既可保存到PC计算机20，通过高分辨率显示器21实时预览处理效果。又可送入串码器模块4进行并行数据到串行数据的转换，经转换后以1.485Gb/s高清格式视频信号或者速率为270Mb/s标清格式视频信号经驱动器模块5输出到外部设备。图1中的时钟模块6为解码器模块2和串码器模块4提供1.485GHz时钟信号。
FPGA控制处理器3作为解串器模块2和串码器模块4的控制器，用来产生所需控制信号，同时也用来作为视频信号处理器，对接收的视频信号进行处理。
如图2所示的FPGA控制处理器的原理框图，包括输入I/O 7、视频处理单元8、10bit/64bit移位寄存器16、采集控制器(DRAM I/O)15、64bit/10bit移位寄存器14、视频通道选择9、10bit/32bit移位寄存器10、命令模式DMA通道11、本地总线-Avalon总线桥接器13、控制器12、输出I/O 18、32bit/10bit移位寄存器19和行有效信号控制器17。
输入I/O 7和输出I/O 18均包括读写寄存器和双时钟先入先出(DCFIFO)存储器，作为FPGA控制处理器3与解串器模块2和串码器模块3的数据接口，通过对读写寄存器的操作，控制10bit/20bit并行数据的输入与输出。视频处理单元8用于输入视频信号的处理，可以根据不同需求设计相应的IP核以实现不同的处理功能。采集控制器(DRAM I/O)15实现了对SDRAM存储器的控制，包括地址信号、数据信号、控制信号以及Avalon总线的各种信号，通过采集控制器(DRAM I/O)15可以把处理后的数据暂时存储到SDRAM存储器中。控制器12采用FPGA的PIO模块，通过写PIO模块的寄存器以输出所需控制信号，设定解串器模块2和串码器模块4的工作模式。为满足不同功能模块的数据格式，10bit/64bit移位寄存器16、、64bit/10bit移位寄存器14、10bit/32bit移位寄存器10和32bit/10bit移位寄存器19通过移位操作实现不同数据格式的转换。行有效控制器17通过采集解串器模块2输出的行、场、帧状态信号以输出行有效信号和数据有效信号，作为10bit/64bit移位寄存器16、采集控制器(DRAMI/O)15以及64bit/10bit移位寄存器14的有效控制信号。
图3为视频通道选择9的原理框图，包括寄存器22、控制器23和视频通道24，通过写寄存器22的标志位控制器23产生通道控制信号控制视频通道24，实现不同视频通道的选择，以确定直接输出视频处理单元8处理后的视频数据还是输出存储在SDRAM中的数据。
命令模式DMA通道11为32bit数据流的DCFIFO(双时钟先入先出存储器)，图4为其原理框图，包括寄存器25、控制器26和DCFIF027，通过写寄存器25可使设定DCFIF027的深度以及所使用FPGA内部存储器的类型，控制器26用来控制DCFIFO 27的读写操作，并可通过读寄存器25获得当前DCFIFO27的状态。
本地总线-Avalon总线桥接器13为FPGA内部Avalon总线与外部本地总线的桥接器，其组成原理如图5所示，主要由一个从模式本地总线模块28和三个主模式Avalon总线模块29组成，其功能是建立Avalon总线与本地总线的通道，通过对Avalon总线模块29的数据进行读写，实现对本地总线数据的操作。
在本发明中，均衡器模块1采用GENNUM公司生产的线缆均衡芯片GS1524A实现，该芯片是第二代高速双极型集成电路的产品，用于设计均衡器和电阻超过75欧的同轴电缆的存储信号的接收。该芯片被设计用于支持SMPTE 292M和SMPTE 259M信号格式，并且在信号传输速率在270Mb/和1.485Gb/s时性能是最优化的，采用Belden(百通)1694A型电缆的典型最大长度均衡为：传输率1.485Gb/s时为140米，270Mb/s时为350米。
在本发明的设计、研制中允许SDI格式的视频信号在线缆中长距离传输，但即使使用高质量线缆信号也会产生衰减和畸变，因此该模块起到线缆均衡作用，用材补偿在传输中损耗的视频信号。
在本发明中，解串器模块2采用GENNUM公司生产的解串芯片GS1560A实现，该芯片是一种可进行时钟提取的串并行转换器，它还有一个内置的环路输出。
该芯片有两种基本的运行模式：主模式和从模式。在主模式下，芯片将会自动检测信号格式、提取时钟、串行信号解码以及处理符合SMPTE259M标准的标清信号与符合SMPTE292MM标准的高清信号；在从模式下，为了正确接收SMPTE标准的数据，就必须通过应用层来设置外置芯片管脚。
芯片GS1560A有一个集成的电缆驱动器，它可以进行循环的输入输出数据。通过调整它，可以输出一个经过缓冲的或者经过时钟提取的数据。同时，这个电缆驱动器还可以在信号损失处有一个静噪输出，可以输出高阻态，自适应的信号摆幅，并且还会自动的转换速率，这要依赖于处理的是高清信号还是标清信号。
在数字信号处理核中，可以进行一些数据处理，这些功能包括错误检测，纠正及自动视频标准的检测，这些功能在缺省状况下都是使能的，FPGA控制处理器3也可通过GSPI接口，对这些功能进行单独控制。
在本发明的设计、研制中起串行数据转并行数据的作用，当外接时钟模块6时，就可以接收速率为1.485Gb/s高清格式视频信号或者速率为270Mb/s标清格式视频信号，并转换为10bit/20bit并行数据，并送由FPGA控制处理器3处理。
在本发明中，串码器模块4采用GENNUM公司生产的串码芯片GS1532实现，该芯片是一个带有集成线缆驱动的多标准并串行转换器。符合SMPTE292M和SMPTE 259M的标准视频格式，具有10bit/20bit CMOS并行输入数据总线，148.5MHz/74.25MHz/27MHz/13.5MHz时钟输入。
芯片GS1532还包括了一定范围内的数据处理功能，这些功能包括错误检测，纠正及自动视频标准的检测，这些功能在缺省状况下都是使能的，FPGA控制处理器3也可通过GSPI接口，对这些功能进行单独控制。
在本发明的设计、研制中起并行数据转串行数据的作用，当外接时钟模块6时，就可以接收10bit/20bit并行数据，并转换为速率为1.485Gb/s高清格式视频信号或者速率为270Mb/s标清格式视频信号，经驱动器模块5传输到外部设。
在本发明中，驱动器模块5采用GENNUM公司生产的芯片GS1528A，该芯片是第二代高速双向集成电路，用于一个或两个75欧同轴电缆的驱动，驱动数据传输速率最高到1.485Gb/s，并且提供两个转换速率以兼容SMPTE292M和SMPTE 259M标准的视频信号。
在本发明的设计、研制中作为串码器模块4的线缆串行数字接口，也作为解串器模块2环路输出的线缆串行数字接口。
在本发明中，时钟模块6采用GENNUM公司生产的芯片G01525，该芯片是一个自抑制小型压控振荡器，控制电压是从片上锁相环得到，其范围是1.0V-1.5V，控制电压每升高一伏，它的频率输出就会增加32MHz。在本发明的设计、研制中为解码器模块2和串码器模块4提供1.485GHz时钟。
Claims (6)
1、一种基于FPGA的视频图像处理器，该处理器与PC计算机(20)和高分辨率显示器(21)相连接，构成视频处理系统，其特征是：
该系统包括有均衡器模块(1)、解串器模块(2)、驱动器模块(5)、串码器模块(4)、时钟模块(6)以及FPGA控制处理器(3)；所述均衡器模块(1)接收HD/SD格式视频信号，并对接收的视频信号进行补偿，补偿后的视频信号送入解串器模块(2)实现串行数据到并行数据的转换，转换后的10bit/20bit并行数据经FPGA控制处理器(3)进行处理，处理后的视频信号传送到PC计算机(20)，通过高分辨率显示器(21)实时预览处理效果；串码器模块(4)用来接收来自FPGA控制处理器(3)的视频信号，实现并行数据到串行数据的转换，并经驱动器模块(5)传输到外部设备，时钟模块(6)为解串器模块(2)和串码器模块(4)提供时钟信号；
均衡器模块(1)中的芯片接受外部视频源传送的HD/SD格式的视频信号，对视频信号在传输过程中的损耗进行补偿，并自动检测视频信号的格式，经过补偿后的视频信号输入到解串器模块(2)，通过解串器模块(2)中的芯片把高速串行数据转换为10bit/20bit的并行数据，同时输出并行时钟，FPGA控制处理器(3)控制解串器模块(2)的工作模式，并对视频信号进行处理，处理后的视频信号传送到PC计算机(20)，通过高分辨率显示器(21)实时预览处理效果，也可以以文件形式保存到PC计算机(20)实现采集功能；FPGA控制处理器(3)同样可以控制串码器模块(4)的工作模式，接收PC计算机(20)传送的视频信号，把视频信号输入到串码器模块(4)中的芯片输入端，实现10bit/20bit并行数据到高速串行数据的转换，转换后的高速串行数据经过驱动器模块(5)提供的串行数字接口输出到外部设备，实现视频信号的回放。
2、根据权利要求1所述的基于FPGA的视频图像处理器，其特征是：所述的FPGA控制处理器(3)包括输入I/O(7)、视频处理单元(8)、10bit/64bit移位寄存器(16)、采集控制器(DRAMI/O)(15)、64bit/10bit移位寄存器(14)、视频通道选择(9)、10bit/32bit移位寄存器(10)、命令模式DMA通道(11)、本地总线-Avalon总线桥接器(13)、控制器(12)、输出I/O(18)、32bit/10bit移位寄存器(19)和行有效信号控制器(17)；
所述输入I/O(7)负责10bit/20bit并行数据接收，接收的并行数据送入视频处理单元(8)进行视频信号的处理，处理后的信号可直接向后传送至视频通道选择(9)，或经10bit/64bit移位寄存器(16)转换为64bit数据，通过采集控制器(DRAMI/O)(15)存储到DRAM，再经过64bit/10bit移位寄存器(14)送至视频通道选择(9)，视频通道选择(9)可以选择不同的信号通道，控制视频处理单元(8)处理后的数据或存储在DRAM中的数据通过10bit/32bit移位寄存器(10)、命令模式DMA通道(11)、本地总线-Avalon总线桥接器(13)传送至PCI总线；从PCI总线传入的数据也可通过本地总线-Avalon总线桥接器(13)、命令模式DMA通道(11)、32bit/10bit移位寄存器(19)、输出I/O(18)实现处理后的视频信号的输出。
3、根据权利要求1所述的基于FPGA的视频图像处理器，其特征是：所述解串器模块(2)包括两个差分输入，每个差分输入通过均衡器模块(1)连接，经过均衡器模块(1)的信号输入到解串器模块(2)的输入端实现串行数据到并行数据的转换，输出10bit/20bit并行数据送入FPGA控制处理器(3)进行处理，解串器模块(2)的时钟由时钟模块(6)提供。
4、根据权利要求1所述的基于FPGA的视频图像处理器，其特征是：所述串码器模块(4)外接时钟模块(6)时，经驱动器模块(5)传输到外部设备，就能够接收经FPGA控制处理器(3)处理后的10bit/20bit并行数据，并转换为速率为1.485Gb/s高清格式视频信号或者速率为270Mb/s标清格式视频信号。
5、根据权利要求1所述的基于FPGA的视频图像处理器，其特征是：所述驱动器模块(5)提供两个转换速率以兼容SMPTE 292M和SMPTE 259M标准的视频信号，为串码器模块(4)的线缆串行数字接口，也作为解串器模块(2)环路输出的线缆串行数字接口。
6、根据权利要求1所述的基于FPGA的视频图像处理器，其特征是：所述时钟模块(6)为自抑制小型压控振荡器，为解串器模块(2)和串码器模块(4)提供时钟信号。
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