CN114710639A - 一种视频信号的转换系统、方法及装置 - Google Patents

Abstract

本发明涉及视频转换技术领域，具体公开了一种视频信号的转换系统、方法及装置，其中，系统包括：输入组件，用于接收输入视频信号；FPGA单元，与输入组件电性连接；输出组件，与FPGA单元电性连接，用于发送输出视频信号，输入视频信号和输出视频信号分别为12G‑SDI视频信号和4x3G‑SDI视频信号，或分别为4x3G‑SDI视频信号和12G‑SDI视频信号；时钟组件，与FPGA单元电性连接；该系统实现了12G‑SDI视频信号和4x3G‑SDI视频信号的双向转换，利用FPGA单元充当输送缓存、视频信号类型转换、串并转换过程及并串转换的执行主体，使得视频信号转换过程几乎无延时，并有效简化了电路结构。

Description

一种视频信号的转换系统、方法及装置

技术领域

本申请涉及视频转换技术领域，具体而言，涉及一种视频信号的转换系统、方法及装置。

背景技术

在广播电视和医疗器械领域，常常需要采用不同接口对视频信号进行转换；12G-SDI接口传输速率达到11.88Gbps和11.88/1.001Gbps，通常被用于传输4K的视频信号；3G-SDI接口的传输速率为2.97Gbps和2.97/1.001Gbps。

如果需要使用3G-SDI传输4K视频，则需要使用4个3G-SDI接口来实现，但4个接口需要占用较多的电路板面积；一些低端或旧版本的医用4K监示器，采用4x3G-SDI的方案来实现4K视频的方案接收；内窥镜领域的高端设备通常只有12G-SDI等4K视频接口。

现有技术中，对于4x3G-SDI视频信号和12G-SDI视频信号的转换系统均需配备DDR存储器或专门的PHY芯片进行数据缓存、转换，导致视频转换结果存在一定延时，难以应用在对视频延时比较敏感的领域中。

针对上述问题，目前尚未有有效的技术解决方案。

发明内容

本申请的目的在于提供一种视频信号的转换系统、方法及装置，以使视频信号转换过程几乎无延时，能应用在广播电视、医疗器械等对视频延时敏感的领域。

第一方面，本申请提供了一种视频信号的转换系统，用于转换视频信号，所述系统包括：

输入组件，用于接收输入视频信号；

FPGA单元，与所述输入组件电性连接；

输出组件，与所述FPGA单元电性连接，用于发送输出视频信号，所述输入视频信号和所述输出视频信号分别为12G-SDI视频信号和4x3G-SDI视频信号，或分别为4x3G-SDI视频信号和12G-SDI视频信号；

时钟组件，与所述FPGA单元电性连接，用于生成工作时钟信号；

所述FPGA单元用于根据所述工作时钟信号接收来自所述输入组件的所述输入视频信号，并将所述输入视频信号转换为并行输入信号；

所述FPGA单元还用于根据所述并行输入信号获取所述输入视频信号的信号类型；

所述FPGA单元还用于缓存所述并行输入信号，并根据2SI格式及所述信号类型将所述并行输入信号转换为并行输出信号；

所述FPGA单元还用于将所述并行输出信号转换为所述输出视频信号，并发送给所述输出组件。

本申请的一种视频信号的转换系统，实现了12G-SDI视频信号和4x3G-SDI视频信号的双向转换，利用FPGA单元200充当输送缓存、视频信号类型转换、串并转换过程及并串转换的执行主体，使得视频信号转换过程几乎无延时，能应用在广播电视、医疗器械等对视频延时敏感的领域，并有效简化了电路结构。

所述的视频信号的转换系统，其中，所述输入组件包括：

四路12G-BNC输入接口，用于接收所述输入视频信号；

四个均衡器，分别与四个所述12G-BNC输入接口电性连接，并均与所述FPGA单元电性连接，用于确保所述输入视频信号的完整性。

在该示例的视频信号的转换系统中，每路12G-BNC输入接口均与一个均衡器连接，四个均衡器均与FPGA单元200连接，使得每个均衡器能对每路12G-BNC输入接口接收的输入视频信号进行恢复，以避免输入视频信号受到干扰和减损，从而确保每路12G-BNC输入接口输入的输入视频信号的完整性。

所述的视频信号的转换系统，其中，所述输入视频信号为12G-SDI视频信号时，任一所述12G-BNC输入接口用于接收所述输入视频信号，所述输入视频信号为4x3G-SDI视频信号时，四路所述12G-BNC输入接口用于接收所述输入视频信号。

所述的视频信号的转换系统，其中，所述输出组件包括：

四路12G-BNC输出接口，用于发送所述输出视频信号；

四个电缆驱动器，分别与四个所述12G-BNC输出接口电性连接，并均与所述FPGA单元电性连接，用于驱动所述输出视频信号传输。

所述的视频信号的转换系统，其中，所述时钟组件包括两个以上的时钟芯片，分别用于生成不同频率的时钟信号；

所述工作时钟信号为所述时钟组件根据所述输入视频信号调用所述时钟芯片生成的频率与所述输入视频信号的传输速率匹配的时钟信号。

该示例的视频信号的转换系统能根据输入视频信号的输送速率自适应地调配合适频率的工作时钟信号来进行视频信号的转换。

所述的视频信号的转换系统，其中，所述系统还包括：

显示组件，与所述FPGA单元连接，用于显示FPGA单元接收所述输入视频信号的传输速率和/或显示所述输入视频信号的信号类型。

在该示例的视频信号的转换系统中，显示组件能显示接收输入视频信号的传输速率和/或输入视频信号的信号类型，能让用户获知本申请的视频信号的转换系统是否正常运行以及运行处理的对象。

第二方面，本申请还提供了一种视频信号的转换方法，用于转换视频信号，应用于视频信号的转换系统的FPGA单元中，所述系统包括：所述FPGA单元；输入组件，用于接收输入视频信号；输出组件，用于发送输出视频信号，所述输入视频信号和所述输出视频信号分别为12G-SDI视频信号和4x3G-SDI视频信号，或分别为4x3G-SDI视频信号和12G-SDI视频信号；时钟组件，用于生成工作时钟信号；

所述方法包括以下步骤：

根据所述工作时钟信号接收来自所述输入组件的所述输入视频信号，并将所述输入视频信号转换为并行输入信号；

根据所述并行输入信号获取所述输入视频信号的信号类型；

缓存所述并行输入信号，并根据2SI格式及所述信号类型将所述并行输入信号转换为并行输出信号；

将所述并行输出信号转换为所述输出视频信号，并发送给所述输出组件。

本申请的视频信号的转换方法，实现了12G-SDI视频信号和4x3G-SDI视频信号的双向转换，该方法实现了视频信号的输送缓存、信号类型转换、串并转换过程及并串转换，使得视频信号转换过程几乎无延时，能应用在广播电视、医疗器械等对视频延时敏感的领域，且无需依赖额外设置的DDR存储器和专门的PHY芯片，并有效简化了电路结构。

所述的视频信号的转换方法，其中，所述根据所述工作时钟信号接收来自所述输入组件的所述输入视频信号，并将所述输入视频信号转换为并行输入信号的步骤和所述根据所述并行输入信号获取所述输入视频信号的信号类型的步骤之间还包括步骤：

解码所述并行输入信号。

所述的视频信号的转换方法，其中，所述缓存所述并行输入信号，并根据2SI格式及所述信号类型将所述并行输入信号转换为并行输出信号的步骤和所述将所述并行输出信号转换为所述输出视频信号，并发送给所述输出组件的步骤之间还包括步骤：

编码所述并行输出信号。

第三方面，本申请还提供了一种视频信号的转换装置，用于转换视频信号，应用于视频信号的转换系统中，所述系统包括：输入组件，用于接收输入视频信号；输出组件，用于发送输出视频信号，所述输入视频信号和所述输出视频信号分别为12G-SDI视频信号和4x3G-SDI视频信号，或分别为4x3G-SDI视频信号和12G-SDI视频信号；时钟组件，用于生成工作时钟信号；

所述装置包括FPGA单元，所述FPGA单元包括：

接收转换模块，用于根据所述工作时钟信号接收来自所述输入组件的所述输入视频信号，并将所述输入视频信号转换为并行输入信号；

识别模块，用于根据所述并行输入信号获取所述输入视频信号的信号类型；

信号转换模块，用于缓存所述并行输入信号，并根据2SI格式及所述信号类型将所述并行输入信号转换为并行输出信号；

发送转换模块，用于将所述并行输出信号转换为所述输出视频信号，并发送给所述输出组件。

本申请的视频信号的转换装置，实现了12G-SDI视频信号和4x3G-SDI视频信号的双向转换，该装置实现了视频信号的输送缓存、信号类型转换、串并转换过程及并串转换，使得视频信号转换过程几乎无延时，能应用在广播电视、医疗器械等对视频延时敏感的领域，且无需依赖额外设置的DDR存储器和专门的PHY芯片，并有效简化了电路结构。

由上可知，本申请提供了一种视频信号的转换系统、方法及装置，其中，系统实现了12G-SDI视频信号和4x3G-SDI视频信号的双向转换，利用FPGA单元充当输送缓存、视频信号类型转换、串并转换过程及并串转换的执行主体，使得视频信号转换过程几乎无延时，能应用在广播电视、医疗器械等对视频延时敏感的领域，并有效简化了电路结构；该系统还设计了自适应时钟组件，实现了视频信号传输速率的自适应匹配。

附图说明

图1为本申请实施例提供的视频信号的转换系统的结构示意图。

图2为本申请实施例提供的视频信号的转换方法的简单流程图。

图3为本申请实施例提供的视频信号的转换方法的进一步优选的流程图。

图4为本申请实施例提供的视频信号的转换装置的结构示意图。

图5为本申请实施例提供的视频信号的转换装置的进一步优选的结构示意图。

图6为本申请实施例提供的视频信号的转换系统的进一步优选的结构示意图。

图7为二取样交织分割处理的示意图。

图8为时钟组件的结构示意图。

图9为FPGA单元的详细结构示意图。

附图标记：100、输入组件；200、FPGA单元；300、输出组件；400、时钟组件；500、显示组件；201、接收转换模块；202、解码传输模块；203、识别模块；204、信号转换模块；205、编码传输模块；206、发送转换模块。

具体实施方式

下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

第一方面，请参照图1和图6，图1和图6是本申请一些实施例中的一种视频信号的转换系统，用于转换视频信号，系统包括：

输入组件100，用于接收输入视频信号；

FPGA单元200，与输入组件100电性连接；

输出组件300，与FPGA单元200电性连接，用于发送输出视频信号，输入视频信号和输出视频信号分别为12G-SDI视频信号和4x3G-SDI视频信号，或分别为4x3G-SDI视频信号和12G-SDI视频信号；

时钟组件400，与FPGA单元200电性连接，用于生成工作时钟信号；

FPGA单元200用于根据工作时钟信号接收来自输入组件100的输入视频信号，并将输入视频信号转换为并行输入信号；

FPGA单元200还用于根据并行输入信号获取输入视频信号的信号类型；

FPGA单元200还用于缓存并行输入信号，并根据2SI格式及信号类型将并行输入信号转换为并行输出信号；

FPGA单元200还用于将并行输出信号转换为输出视频信号，并发送给输出组件300。

具体地，FPGA单元200（Field Programmable Gate Array）是一种半定制电路，本申请实施例的视频信号的转换系统通过设计FPGA单元200的执行逻辑来实现视频信号的转换；其中，FPGA单元200具有FIFO存储器，在本申请实施例中，FIFO存储器用于缓存并行输入信号，FIFO( First Input First Output)存储器在本申请实施例的视频信号的转换系统中充当了先进先出的缓冲环节，能对连续的数据流进行缓存，防止在进机和存储操作时丢失数据，并能将数据集中起来进行进栈和存储，可避免频繁的总线操作，减轻系统控制的负担，且能允许系统进行DMA操作，提高数据的传输速率，实现数据信号的高效传输；因此，本申请实施例的视频信号的转换系统利用FPGA单元200作为视频信号转换的执行端，能确保视频信号高效输送及转换，使得视频信号转换延时极低，能应用在广播电视、医疗器械等对视频延时敏感的领域，其次，该系统的FPGA单元200能对中间过程产生的并行输入信号进行缓存，并基于先进先出的原理进行数据输送，无需采用DDR（双倍速率同步动态随机存储器）进行数据缓存，实现了视频信号的实时处理，视频信号的传输几乎不会产生延时，进一步提高了视频信号的转换效率。

此外，FPGA单元200将输入视频信号转换为并行输入信号及将并行输出信号转换为输出视频信号的两个过程分别属于串并转换过程和并串转换过程，两种数据的转换均能依赖FPGA单元200的GT（高速收发器）进行实现，因此，本申请实施例的视频信号的转换系统无需设计专门的PHY芯片（物理接口收发器）来对输入视频信号进行串并转换及利用并串转换生成输出视频信号，将串并转换过程和并串转换的处理操作交由用于执行视频转换的FPGA单元200来实现，有效简化了整个视频信号的转换系统的电路结构。

更具体地，本申请实施例的视频信号的转换系统具有两种运行模式，第一种运行模式能将12G-SDI视频信号转换为4x3G-SDI视频信号进行输出，第二种运行模式将4x3G-SDI视频信号转换为12G-SDI视频信号进行输出，两种运行模式的启用情况取决于输入组件100接收的输入视频信号的类型，即当输入组件100接收的视频信号为12G-SDI视频信号时，该系统便会进入第一种运行模式，当输入组件100接收的视频信号为4x3G-SDI视频信号时，该系统便会进入第二种运行模式，两种运行模式适应于输入视频信号的类型自发切换启动，实现了12G-SDI视频信号和4x3G-SDI视频信号的双向转换。

本申请实施例的一种视频信号的转换系统，实现了12G-SDI视频信号和4x3G-SDI视频信号的双向转换，利用FPGA单元200充当输送缓存、视频信号类型转换、串并转换过程及并串转换的执行主体，使得视频信号转换过程几乎无延时，能应用在广播电视、医疗器械等对视频延时敏感的领域，并有效简化了电路结构。

在一些优选的实施方式中，输入组件100包括：

四路12G-BNC输入接口，用于接收输入视频信号；

四个均衡器，分别与四个12G-BNC输入接口电性连接，并均与FPGA单元200电性连接，用于确保输入视频信号的完整性。

具体地，12G-SDI为12 Gbit/s的传输速率的数字视频接口标准，其带宽是普通HDSDI的8倍，能够支持高达4K分辨率和更高比特率的SDI信号，因此也能够兼容HD/3G-SDI等之前的标准，而12G-BNC输入接口为兼容12G-SDI视频信号的接口，故其能兼容输送3G-SDI视频信号。

更具体地，每路12G-BNC输入接口均与一个均衡器连接，四个均衡器均与FPGA单元200连接，使得每个均衡器能对每路12G-BNC输入接口接收的输入视频信号进行恢复，以避免输入视频信号受到干扰和减损，从而确保每路12G-BNC输入接口输入的输入视频信号的完整性。

如图6所示，在本申请实施例中，均衡器优选为型号为LMH1219的12G-SDI自适应电缆均衡器，该均衡器是带集成时钟恢复器的低功耗双输入双输出自适应均衡器，支持高达11.88Gbps的SMPTE视频速率以及基于IP传输的10GbE视频，能够应用于4K/8K超高清(UHD)显示。该均衡器用于均衡通过75Ω同轴电缆传输的数据，可在较宽的传输速率下运行，支持的信号传输速率范围为125Mbps到11.88Gbps。另外，该均衡器的时钟恢复器可削弱高频抖动并且提供出色的信号完整性，且该时钟恢复器的高输入抖动容差改善了时序裕度，还内置有环路滤波器，运行时无需精准的输入基准时钟。

在一些优选的实施方式中，输出组件300包括：

四路12G-BNC输出接口，用于发送输出视频信号；

四个电缆驱动器，分别与四个12G-BNC输出接口电性连接，并均与FPGA单元200电性连接，用于驱动输出视频信号传输。

具体地，与12G-BNC输入接口的设计同理，12G-BNC输出接口为兼容12G-SDI视频信号的接口，故其能兼容输送3G-SDI视频信号。

更具体地，电缆驱动器均与FPGA单元200连接，且每个电缆驱动器均与一路12G-BNC输出接口连接，使得每个电缆驱动器驱动输出视频信号传输至对应的12G-BNC输出接口以发送输出视频信号。

如图6所示，在本申请实施例中，电缆驱动器优选为型号为LMH1218的具有集成时钟恢复器的低功耗电缆驱动器，该电缆驱动器符合SMPTE-SDI、SMPTE2022-5/6、10GbE以太网和DVB-ASI标准的串行视频数据，故能将并串转换生成的输出视频信号进行发送输出，其支持高达11.88Gbps的数据传输速率，可以在4K/8K应用中实现超高清视频显示。

另外，该电缆驱动器同样采用75Ω的同轴电缆进行数据传输，能匹配上述均衡器使用，并能在较宽的传输速率下运行，该电缆驱动器的时钟恢复器借助宽范围时钟和数据恢复(CDR)电路，在无需外部参考时钟和环路滤波器组件的情况下，自动检测并锁定270Mbps至11.88Gbps的串行数据，从而简化了电路板设计并降低了系统成本，进一步降低了本申请实施例的视频信号的转换系统的制造成本。

在一些优选的实施方式中，输入视频信号为12G-SDI视频信号时，任一12G-BNC输入接口用于接收输入视频信号，输入视频信号为4x3G-SDI视频信号时，四路12G-BNC输入接口用于接收输入视频信号。

具体地，由于每个12G-BNC输入接口均支持12G-SDI视频信号进行传输，故在本申请实施例的视频信号的转换系统执行第一种运行模式时，仅需采用任一12G-BNC输入接口接收12G-SDI视频信号，即本申请实施例的视频信号的转换系统采用任一12G-BNC输入接口接入对应视频发送设备均可接收12G-SDI视频信号并进行转换，该运行模式中，本申请实施例的视频信号的转换系统采用四路12G-BNC输出接口发送输出视频信号；在本申请实施例的视频信号的转换系统执行第二种运行模式时，4x3G-SDI视频信号为四链路传输3G-SDI的视频信号，故本申请实施例的视频信号的转换系统需利用四路12G-BNC输入接口分别接收对应的3G-SDI视频信号，该运行模式中，本申请实施例的视频信号的转换系统采用任一12G-BNC输出接口发送输出视频信号。

在一些优选的实施方式中，如图9所示，FPGA单元200的GT（高速收发器）包括高速接收器（UHD-SDI GT RX）和高速发送器（UHD-SDI GT TX），其中，高速接收器与四个均衡器连接，高速发送器与四个电缆驱动器连接，高速接收器用于接收来自均衡器的输入视频信号并对输入视频信号进行串并转换生成并行输入信号；高速发送器则用于对并行输出信号进行并串转换生成输出视频信号，该串并转换和并串转换在FPGA单元200内部进行，使得本申请实施例视频信号的转换系统仅采用普通的12G-BNC输入接口、12G-BNC输出接口便能实现视频信号的输入和输出，有效简化了电路设计，降低了设备制造成本。

在一些优选的实施方式中，时钟组件400包括两个以上的时钟芯片，分别用于生成不同频率的时钟信号；

工作时钟信号为时钟组件400根据输入视频信号调用时钟芯片生成的频率与输入视频信号的传输速率匹配的时钟信号。

具体地，12G-SDI视频信号传输所用的接口一般分为两种传输速率，分别为11.88Gbps和11.88/1.001Gbps，而3G-SDI视频信号的传输速率也分为2.97Gbps和2.97/1.001Gbps，输入视频信号的传输速率取决于输出输入视频信号的设备本身的接口制式，不同传输速率的视频信号需要采用与之匹配的时钟控制传输、转换才能确保视频信号输送完整性、转换准确性，本申请实施例的视频信号的转换系统采用两个以上的时钟芯片以生成匹配于视频信号传输速率的工作时钟信号来确保视频转换顺利进行。

更具体地，在本申请实施例中，时钟芯片优选为两个，每个时钟芯片的频率可以是固定的，也可以是可编程的；两个时钟芯片优选为分别用于产生297MHZ和297/1.001MHZ的时钟信号，使得本申请实施例的视频信号的转换系统能根据输入视频信号的输送速率自适应地调配合适频率的工作时钟信号来进行视频信号的转换。

在一些优选的实施方式中，系统还包括：

显示组件500，与FPGA单元200连接，用于显示FPGA单元200接收输入视频信号的传输速率和/或显示输入视频信号的信号类型。

具体地，该显示组件500能显示接收输入视频信号的传输速率和/或输入视频信号的信号类型，能让用户获知本申请实施例的视频信号的转换系统是否正常运行以及运行处理的对象。

在一些优选的实施方式中，显示组件500为显示屏或LED指示灯，如图6所示，在本申请实施例中优选为LED指示灯，通过设计LED指示灯的颜色显示方案和/或亮度显示方案来区分接收输入视频信号的传输速率和/或显示输入视频信号的信号类型，如采用红色灯和蓝色灯区分第一种运行模式和第二种运行模式，又如采用黄色灯和绿色灯区分297MHZ和297/1.001MHZ的时钟信号以显示接收输入视频信号的传输速率。

在一些优选的实施方式中，如图9所示，FPGA单元200还包括四个SS接收机（UHD-SDI RX SS）和四个SS发送机（UHD-SDI TX SS）。

具体地，SS接收机与高速接收器和FIFO存储器连接，FIFO存储器与数据转换端连接，数据转换端用于执行FPGA单元200的根据2SI格式及信号类型将并行输入信号转换为并行输出信号的步骤，SS发送机与数据转换端和高速发送器连接。

更具体地，SS接收机用于接收由高速接收器生成的并行输入信号并对并行输入信号进行解码后发送给FIFO存储器，使得FIFO获取的为解码后的并行输入信号，该解码后的并行输入信号为FIFO存储器可进行先进先出传输的数据且为数据转换端能进行信号类型转换的数据；在数据转换端根据并行输入信号进行信号类型转换生成并行输出信号后，SS发送机对并行输出信号进行编码，使得编码后的并行输出信号为连接于视频信号的转换系统输出组件300的设备所需的编码类型，再由高速发送器将编码后的并行输出信号转换为输出视频信号。

更具体地，本申请实施例的视频信号的转换系统，利用FPGA单元200的SS接收机和SS发送机对数据进行解码和编码，使得本申请实施例的视频信号的转换系统能针对不同编码类型的视频信号进行转换使用，能匹配输入组件100连接的视频设备和输出组件300连接的视频设备进行视频信号解码及编码，确保转换后的输出视频信号能在对应视频设备上进行显示。

在一些优选的实施方式中，如图8所示，时钟组件400的两个时钟芯片产生的两个时钟分别经过IBUFDS_GTE 作为QPLL0/1和4个CPLL的输入时钟；其中，TX模块（可以为高速发送器或SS发送机）在输出11.88G和11.88/1.001速率的视频时，会通过TXCPLLSEL选择使用297或297/1.001MHZ作为工作时钟；RX模块（可以为高速接收器或SS接收机）接收输入信号时，会自动不断尝试识别输入的视频信号，即交替生成不同的时钟信号识别频率是否与视频信号的传输速率匹配，从而实现工作时钟信号的自适应匹配。

第二方面，请参照图2和图3，图2和图3是本申请一些实施例中提供的一种视频信号的转换方法，用于转换视频信号，应用于视频信号的转换系统的FPGA单元200中，系统包括：FPGA单元200；输入组件100，用于接收输入视频信号；输出组件300，用于发送输出视频信号，输入视频信号和输出视频信号分别为12G-SDI视频信号和4x3G-SDI视频信号，或分别为4x3G-SDI视频信号和12G-SDI视频信号；时钟组件400，用于生成工作时钟信号；

方法包括以下步骤：

S1、根据工作时钟信号接收来自输入组件100的输入视频信号，并将输入视频信号转换为并行输入信号；

S3、根据并行输入信号获取输入视频信号的信号类型；

S4、缓存并行输入信号，并根据2SI格式及信号类型将并行输入信号转换为并行输出信号；

S6、将并行输出信号转换为输出视频信号，并发送给输出组件300。

本申请实施例的视频信号的转换方法，实现了12G-SDI视频信号和4x3G-SDI视频信号的双向转换，该方法实现了视频信号的输送缓存、信号类型转换、串并转换过程及并串转换，使得视频信号转换过程几乎无延时，能应用在广播电视、医疗器械等对视频延时敏感的领域，且无需依赖额外设置的DDR存储器和专门的PHY芯片，并有效简化了电路结构。

在一些优选的实施方式中，时钟组件400包括两个以上的时钟芯片，分别用于生成不同频率的时钟信号；

工作时钟信号为时钟组件400根据输入视频信号调用时钟芯片生成的频率与输入视频信号的传输速率匹配的时钟信号。

在一些优选的实施方式中，根据工作时钟信号接收来自输入组件100的输入视频信号，并将输入视频信号转换为并行输入信号的步骤和根据并行输入信号获取输入视频信号的信号类型的步骤之间还包括步骤：

S2、解码并行输入信号。

具体地，在步骤S2解码并行输入信号后，步骤S3为根据解码后的并行输入信号获取输入视频信号的信号类型。

在一些优选的实施方式中，缓存并行输入信号，并根据2SI格式及信号类型将并行输入信号转换为并行输出信号的步骤和将并行输出信号转换为输出视频信号，并发送给输出组件300的步骤之间还包括步骤：

S5、编码并行输出信号。

具体地，在步骤S5编码并行输出信号后，步骤S6为将编码后的并行输出信号转换为输出视频信号，并发送给输出组件300。

在一些优选的实施方式中，2SI格式为二取样交织格式，为二取样交织分割处理后形成的格式，如图7所示，二取样交织分割处理能将12G-SDI视频信号按照每行两两像素分割，形成4幅自图像，且一路图像包含音频数据，从而形式4x3G-SDI视频信号，反之，4x3G-SDI视频信号能根据二取样交织格式整合为12G-SDI视频信号。

第三方面，请参照图4和图5，图4和图5是本申请一些实施例中提供的一种视频信号的转换装置，用于转换视频信号，应用于视频信号的转换系统中，系统包括：输入组件100，用于接收输入视频信号；输出组件300，用于发送输出视频信号，输入视频信号和输出视频信号分别为12G-SDI视频信号和4x3G-SDI视频信号，或分别为4x3G-SDI视频信号和12G-SDI视频信号；时钟组件400，用于生成工作时钟信号；

装置包括FPGA单元200，FPGA单元200包括：

接收转换模块201，用于根据工作时钟信号接收来自输入组件100的输入视频信号，并将输入视频信号转换为并行输入信号；

识别模块203，用于根据并行输入信号获取输入视频信号的信号类型；

信号转换模块204，用于缓存并行输入信号，并根据2SI格式及信号类型将并行输入信号转换为并行输出信号；

发送转换模块206，用于将并行输出信号转换为输出视频信号，并发送给输出组件300。

本申请实施例的视频信号的转换装置，实现了12G-SDI视频信号和4x3G-SDI视频信号的双向转换，该装置实现了视频信号的输送缓存、信号类型转换、串并转换过程及并串转换，使得视频信号转换过程几乎无延时，能应用在广播电视、医疗器械等对视频延时敏感的领域，且无需依赖额外设置的DDR存储器和专门的PHY芯片，并有效简化了电路结构。

在一些优选的实施方式中，该装置还包括：

解码传输模块202，用于解码并行输入信号。

具体地，该解码传输模块用于接收来自接收转换模块输出的并行输入信号，并对该并行输入信号进行解码后，将并行输入信号发送给信号转换模块。

在一些优选的实施方式中，该装置还包括：

编码传输模块205，用于编码并行输出信号。

具体地，该编码传输模块用于接收来自信号转换模块输出的并行输出信号，并对该并行输出信号进行编码后，将并行输出信号发送给发送转换模块。

在一些优选的实施方式中，本申请实施例的视频信号的转换装置用于执行上述第二方面提供的视频信号的转换方法。

在一些优选的实施方式中，如图9所示，本申请实施例的装置中的接收转换模块201优选为高速接收器，解码传输模块202和识别模块203优选组合为SS接收机，信号转换模块204优选为由FIFO存储器和数据转换端组成，编码传输模块205优选为SS发送机，发送转换模块206优选为高速发送器；此外，该装置中还包括控制模块，控制模块用于初始化各个模块和时钟组件400及用于控制显示组件500进行显示；对于FPGA单元200内部模块而言，控制模块能初始化SS接收机和SS发送机以及配置数据转换端的数据格式转换类型和处理各个模块的中断信号。

实施例1

为更清楚地阐述本申请实施例的视频信号的转换系统、方法及装置的具体实施例方式，下面结合图6和图9结构构成的视频信号的转换系统来阐述该系统用于视频信号转换的过程：

其中，该视频信号的转换系统包括：四路12G-BNC输入接口、分别与四路12G-BNC输入接口连接的四个LMH1219均衡器、与四个LMH1219均衡器连接的FPGA单元200，与FPGA单元200连接的四个LMH1218电缆驱动器、分别与四个LMH1218电缆驱动器连接的四路12G-BNC输出接口、与FPGA单元200连接的两个SI570时钟芯片以及与FPGA单元200连接的LED指示灯，12G-BNC输入接口和12G-BNC输出接口分别用于视频信号转换前后的两个视频设备。

其中，FPGA单元200包括与LMH1219均衡器连接的UHD-SDI GT RX、四个与UHD-SDIGT RX连接的UHD-SDI RX SS、与四个UHD-SDI RX SS连接的FIFO存储器、与FIFO存储器连接的数据转换端、四个与数据转换端连接的UHD-SDI TX SS、与四个UHD-SDI TX SS和四个LMH1218电缆驱动器连接的UHD-SDI GT TX以及控制模块，其中时钟芯片与UHD-SDI GT RX和UHD-SDI GT TX连接，控制模块与时钟芯片、UHD-SDI RX SS、UHD-SDI TX SS及数据转换端连接。

当该视频信号的转换系统用于将12G-SDI视频信号转换为4x3G-SDI视频信号时，FPGA单元200的运行过程为：UHD-SDI GT RX使用外部的工作时钟信号，负责识别输入的视频信号速率、并进行串并转换生成并行输入信号；UHD-SDI RX SS负责将接收到的并行输入信号解码，识别其中的视频数据信息，产生中断信号给控制模块；控制模块根据相应的UHD-SDI RX SS的中断信号，读取该UHD-SDI RX SS的Payload Identifier信息（有效载荷标识符），判断是否为12G-SDI视频信号；FIFO存储器将根据12G-SDI视频信号生成的解码后的并行输入信号进行缓存并往后输送；控制模块控制数据转换端将并入输入信号按照2SI（2-sample interleave，二取样交织）排列方式分配到四个UHD-SDI TX SS中进行视频编码生成编码后的并行输出信号； UHD-SDI TX SS将并行输出信号发送给UHD-SDI GT TX，并由UHD-SDI GT TX转换为串行信号，即4x3G-SDI视频信号，再向外发送。

当该视频信号的转换系统用于将4x3G-SDI视频信号转换为12G-SDI视频信号时，FPGA单元200的运行过程为：UHD-SDI GT RX使用外部的工作时钟信号，负责识别输入的视频信号速率、并进行串并转换生成并行输入信号；UHD-SDI RX SS负责将接收到的并行输入信号解码，识别其中的视频数据信息，产生中断信号给控制模块，其中，四个UHD-SDI RX SS接收到输入视频信号，分别产生中断信号给控制模块；控制模块根据相应的UHD-SDI RX SS的中断信号，读取该UHD-SDI RX SS的Payload Identifier信息（有效载荷标识符），判断是否为4x3G-SDI视频信号，并获取对应视频信号的图像分辨率、帧率、接口顺序等信息；FIFO存储器将根据4x3G-SDI视频信号生成的解码后的并行输入信号进行缓存并往后输送；控制模块根据接口顺序控制数据转换端按照2SI排列方式将数据进行重新排列并发送给一个UHD-SDI TX SS中进行视频编码生成编码后的并行输出信号； UHD-SDI TX SS将并行输出信号发送给UHD-SDI GT TX，并由UHD-SDI GT TX转换为串行信号，即12G-SDI视频信号，再向外发送。

综上，本申请实施例提供了一种视频信号的转换系统、方法及装置，其中，系统实现了12G-SDI视频信号和4x3G-SDI视频信号的双向转换，利用FPGA单元200充当输送缓存、视频信号类型转换、串并转换过程及并串转换的执行主体，使得视频信号转换过程几乎无延时，能应用在广播电视、医疗器械等对视频延时敏感的领域，并有效简化了电路结构；此外，该系统还设计了自适应时钟组件400，实现了视频信号传输速率的自适应匹配。

在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。

另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。

再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种视频信号的转换系统，用于转换视频信号，其特征在于，所述系统包括：

输入组件，用于接收输入视频信号；

FPGA单元，与所述输入组件电性连接；

输出组件，与所述FPGA单元电性连接，用于发送输出视频信号，所述输入视频信号和所述输出视频信号分别为12G-SDI视频信号和4x3G-SDI视频信号，或分别为4x3G-SDI视频信号和12G-SDI视频信号；

时钟组件，与所述FPGA单元电性连接，用于生成工作时钟信号；

所述FPGA单元用于根据所述工作时钟信号接收来自所述输入组件的所述输入视频信号，并将所述输入视频信号转换为并行输入信号；

所述FPGA单元还用于根据所述并行输入信号获取所述输入视频信号的信号类型；

所述FPGA单元还用于缓存所述并行输入信号，并根据2SI格式及所述信号类型将所述并行输入信号转换为并行输出信号；

所述FPGA单元还用于将所述并行输出信号转换为所述输出视频信号，并发送给所述输出组件。

2.根据权利要求1所述的视频信号的转换系统，其特征在于，所述输入组件包括：

四路12G-BNC输入接口，用于接收所述输入视频信号；

四个均衡器，分别与四个所述12G-BNC输入接口电性连接，并均与所述FPGA单元电性连接，用于确保所述输入视频信号的完整性。

3.根据权利要求2所述的视频信号的转换系统，其特征在于，所述输入视频信号为12G-SDI视频信号时，任一所述12G-BNC输入接口用于接收所述输入视频信号，所述输入视频信号为4x3G-SDI视频信号时，四路所述12G-BNC输入接口用于接收所述输入视频信号。

4.根据权利要求1所述的视频信号的转换系统，其特征在于，所述输出组件包括：

四路12G-BNC输出接口，用于发送所述输出视频信号；

四个电缆驱动器，分别与四个所述12G-BNC输出接口电性连接，并均与所述FPGA单元电性连接，用于驱动所述输出视频信号传输。

5.根据权利要求1所述的视频信号的转换系统，其特征在于，所述时钟组件包括两个以上的时钟芯片，分别用于生成不同频率的时钟信号；

所述工作时钟信号为所述时钟组件根据所述输入视频信号调用所述时钟芯片生成的频率与所述输入视频信号的传输速率匹配的时钟信号。

6.根据权利要求1所述的视频信号的转换系统，其特征在于，所述系统还包括：

显示组件，与所述FPGA单元连接，用于显示FPGA单元接收所述输入视频信号的传输速率和/或显示所述输入视频信号的信号类型。

7.一种视频信号的转换方法，用于转换视频信号，其特征在于，应用于视频信号的转换系统的FPGA单元中，所述系统包括：所述FPGA单元；输入组件，用于接收输入视频信号；输出组件，用于发送输出视频信号，所述输入视频信号和所述输出视频信号分别为12G-SDI视频信号和4x3G-SDI视频信号，或分别为4x3G-SDI视频信号和12G-SDI视频信号；时钟组件，用于生成工作时钟信号；

所述方法包括以下步骤：

根据所述工作时钟信号接收来自所述输入组件的所述输入视频信号，并将所述输入视频信号转换为并行输入信号；

根据所述并行输入信号获取所述输入视频信号的信号类型；

缓存所述并行输入信号，并根据2SI格式及所述信号类型将所述并行输入信号转换为并行输出信号；

将所述并行输出信号转换为所述输出视频信号，并发送给所述输出组件。

8.根据权利要求7所述的视频信号的转换方法，其特征在于，所述根据所述工作时钟信号接收来自所述输入组件的所述输入视频信号，并将所述输入视频信号转换为并行输入信号的步骤和所述根据所述并行输入信号获取所述输入视频信号的信号类型的步骤之间还包括步骤：

解码所述并行输入信号。

9.根据权利要求7所述的视频信号的转换方法，其特征在于，所述缓存所述并行输入信号，并根据2SI格式及所述信号类型将所述并行输入信号转换为并行输出信号的步骤和所述将所述并行输出信号转换为所述输出视频信号，并发送给所述输出组件的步骤之间还包括步骤：

编码所述并行输出信号。

10.一种视频信号的转换装置，用于转换视频信号，其特征在于，应用于视频信号的转换系统中，所述系统包括：输入组件，用于接收输入视频信号；输出组件，用于发送输出视频信号，所述输入视频信号和所述输出视频信号分别为12G-SDI视频信号和4x3G-SDI视频信号，或分别为4x3G-SDI视频信号和12G-SDI视频信号；时钟组件，用于生成工作时钟信号；

所述装置包括FPGA单元，所述FPGA单元包括：

接收转换模块，用于根据所述工作时钟信号接收来自所述输入组件的所述输入视频信号，并将所述输入视频信号转换为并行输入信号；

识别模块，用于根据所述并行输入信号获取所述输入视频信号的信号类型；

信号转换模块，用于缓存所述并行输入信号，并根据2SI格式及所述信号类型将所述并行输入信号转换为并行输出信号；

发送转换模块，用于将所述并行输出信号转换为所述输出视频信号，并发送给所述输出组件。

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