CN1964076A - 使用纳米点作为俘获位的半导体存储器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种使用纳米点作为俘获位的半导体存储器件及其制造方法。所述半导体存储器件包括半导体衬底、形成于半导体衬底中的第一杂质区和第二杂质区、和形成于半导体衬底上与第一和第二杂质区接触的栅结构，其中栅结构包括隧穿层、多个形成于隧穿层上的纳米点、和形成于隧穿层和纳米点上的控制绝缘层，且控制绝缘层包括高k介电层。
Description
技术领域
本发明涉及一种包括纳米点的半导体存储器件及其制造方法，且更具体而言，涉及一种使用纳米点作为俘获位且通过在隧穿层和纳米点上形成高k介电层作为控制绝缘层来改善半导体器件特性的半导体存储器件及其制造方法。
背景技术
已经研究了半导体存储器件的性能以增加信息存储容量以及记录和擦除信息的速度。一般而言，半导体存储阵列结构包括在电路中连接的大量存储单元，且半导体存储器件的信息存储容量与器件的集成密度成正比。
最近，对半导体存储器件引入了新的形状和新的工作原理。例如，已经引入了一种半导体存储器件的结构，其中巨磁阻(GMR)或隧穿磁阻(TMR)结构形成于晶体管上。最近，已经引入了非易失半导体存储器件的新的结构，比如利用相转变材料特性的相变随机存取存储器(PRAM)和具有隧穿层、电荷存储层和阻挡层的SONOS。
图1A是示出具有作为俘获位的纳米点的常规半导体存储器件的典型结构的视图。参考图1A，用掺杂剂掺杂的第一杂质区11a和第二杂质区11b形成于半导体衬底10中。沟道区设置于半导体衬底10中在第一杂质区11a和第二杂质区11b之间。栅结构形成于半导体衬底10上，与第一杂质区11a和第二杂质区11b接触。栅结构包括依次堆叠的隧穿层12、包括纳米点13的电荷存储层、阻挡层14和栅电极层15。
隧穿层12接触设置于其下的第一杂质区11a和第二杂质区11b，且纳米点13作为存储穿过隧穿层12的电荷的俘获位。即，在图1A所示的半导体存储器件中，当穿过在第一杂质区11a和第二杂质区11b之间的沟道区的衬底10上的隧穿层12的电子被俘获在作为控制绝缘层14的俘获位的纳米点13中时，以Fowler-Nordheim隧穿方法来记录信息。图1B示出了图1A所示的半导体存储器件的量子阱的结构。这里，穿过隧穿层12的Fowler-Nordheim隧穿电流的理论公式表达如下。
公式1
JF-N∝E2exp(-Φ/E)
这里，JF-N代表了结电流密度，E代表了电场且Φ代表了注入势垒。在图1A所示的利用纳米点13作为俘获位的半导体存储器件中，隧穿层12和控制绝缘层14均由相同的材料组成，例如SiO2。由此，因为隧穿层12和控制绝缘层14具有相同的介电常数(ε)，所以它们也具有相同的电场(E)。由此，因为隧穿层12和控制绝缘层14的结电流密度值(JF-N)相似，穿过隧穿层12的电子通过控制栅极层14逸出，所以发生编程效率显著降低的问题。
发明内容
本发明提供了一种通过改善存储器件的控制绝缘层的结构来改善存储器件的信息存储特性的纳米点的半导体存储器件。
根据本发明的方面，提供有一种制造在结构上改善的半导体存储器件的方法。
根据本发明的另一方面，提供有一种半导体存储器件，其包括半导体衬底、形成于半导体衬底中的第一杂质区和第二杂质区、和形成于半导体衬底上与第一和第二杂质区接触的栅结构，其中栅结构包括隧穿层、多个形成于隧穿层上的纳米点、和形成于隧穿层和纳米点上的控制绝缘层，且控制绝缘层包括高k介电层。
控制栅层可以由具有比隧穿层的介电常数高的材料组成。
控制绝缘层可以包括绝缘层和形成于该绝缘层上的高k介电层。
控制绝缘层可以包括高k介电层和形成于该高k介电层上的绝缘层。
高k介电层可以包括选自Si3N4、Al2O3、HfO2、Ta2O5、ZrO2、HfSiO4和ZrSiO4的高k介电材料的至少一种材料。
纳米点可以为具有高功函数的金属材料之一，比如Ni、Cu、Pd、Au、Ag、Fe、Co、Mn、Cr、V、Mo、Nb和Ru。
根据本发明的另一方面，提供有一种利用纳米点作为俘获位的半导体存储器件的制造方法，且所述方法包括：在半导体衬底上形成隧穿层；和通过用具有分散的纳米点的分散溶液涂布隧穿层，在隧穿层上形成多个纳米点；和在隧穿层和纳米点上形成包括高k介电层的控制绝缘层。
形成控制绝缘层可以包括：在隧穿层和纳米点上形成绝缘层；在绝缘层上形成高k介电层，该高k介电层由介电常数高于隧穿层的材料组成。
可以在SiH4和O2的环境下通过进行LPCVD工艺来形成绝缘层。
附图说明
参考附图，通过详细描述示范性实施例，本发明的以上和其他特征和优点将变得更加显见，在附图中：
图1A是示出具有作为俘获位的纳米点的常规半导体存储器件的典型结构的视图；
图1B是示出图1A的纳米点半导体存储器件的量子阱结构的示意图；
图2是示出根据本发明的实施例的利用金属纳米点作为俘获位的半导体存储器件的结构的视图；
图3A到3C是示出根据本发明的实施例的利用金属纳米点作为俘获位的半导体存储器件的结构的视图；
图4A到4F是示出根据本发明的实施例的利用纳米点作为俘获位的半导体存储器件的制造方法的视图；
图5是电子显微镜的照片，示出根据本发明的实施例的利用纳米点作为俘获位的半导体存储器件的剖面；
图6A是示出根据本发明的实施例的利用纳米点作为俘获位的半导体存储器件的编程-擦除特性的曲线图；和
图6B是示出包括纳米点的常规半导体存储器件的编程-擦除特性的曲线图。
具体实施方式
其后，将参考附图详细说明根据本发明的实施例的包括纳米点的半导体存储器件。在附图中，为了描述示范性实施例，夸大了层的厚度和形状。
图2是示出根据本发明的实施例的利用金属纳米点作为俘获位的半导体存储器件的结构的视图。参考图2，提供了具有用掺杂剂掺杂的第一杂质区21a和第二杂质区21b的半导体衬底20。栅结构形成于第一杂质区21a和第二杂质区21b之间的半导体衬底20上。本发明的特征在于控制绝缘层由介电常数高于隧穿层22的材料组成。即，当隧穿层由SiO2组成时，控制绝缘层由介电常数高于隧穿层22的高k材料组成，例如Si3N4、Al2O3、HfO2、Ta2O5或ZrO2。
在根据本发明的实施例的包括纳米点的半导体存储器件中，控制绝缘层可以由单层或多层结构形成。当控制绝缘层由单层形成时，其形成以包括介电常数高于隧穿层22的材料，如上所述。当控制绝缘层由多层结构形成时，其形成以包括介电常数高于隧穿层22的材料层。图2示出了实施例，其中控制绝缘层包括由典型绝缘材料组成的第一控制绝缘层23和具有介电常数高于隧穿层22的高k介电层25。当控制绝缘层由单层形成时，第一控制绝缘层23和高k介电层25可以由相同的材料形成。
栅电极层26可以由Ru、TaN金属或比如NiSi等的硅化物材料，其用作半导体存储器件的典型栅电极。
图3A到3C是示出半导体存储器件的结构的视图，其中改变了控制绝缘层的结构。
参考图3A，隧穿层22形成于半导体衬底20上，半导体衬底20具有形成于其中的第一杂质区21a和第二杂质区21b，且高k介电层25形成于隧穿层22上。高k介电层25由介电常数高于隧穿层22的材料组成，且包括纳米点24。在高k介电层25上形成绝缘层23。
参考图3B，隧穿层22形成于半导体衬底20上，半导体衬底20具有形成于其中的第一杂质区21a和第二杂质区21b，且在隧穿层22上依次形成有包括纳米点24的绝缘层23、由介电常数高于隧穿层22的材料组成的高介电层25、和第二绝缘层23a。绝缘层23和第二绝缘层23a可以由通常使用的相同的材料组成，比如SiO2。
参考图3C，隧穿层22形成于半导体衬底20上，半导体衬底20具有形成于其中的第一杂质区21a和第二杂质区21b，且在隧穿层22上依次形成有包括纳米点24的绝缘层23、由介电常数高于隧穿层22的材料组成的高介电层25、和第二绝缘层23a、第二高k介电层25a和第三绝缘层23b。绝缘层23、第二绝缘层23a和第三绝缘层23b均可以由通常使用的绝缘材料组成，比如SiO2。高k介电层25和第二高k介电层25a由介电常数高于隧穿层22的材料组成。
当本发明的控制绝缘层形成以包括介电常数高于隧穿层22的高k介电层25时，本发明提供了如下的优点。例如，在半导体存储器件中，其中隧穿层22由SiO2组成，Ni纳米点形成于隧穿层22上，且高k介电层25通过沉积Al2O3形成于Ni纳米点上，因为高k介电层25具有高介电常数(ε)，则电场(E)相对集中在隧穿层22上。由此，因为隧穿层22具有高于高k介电层25的结电流密度值(JE-N)，所以本发明在编程上提供了更高的效率。另外，因为形成了高k介电层和绝缘层，所以可以防止由电荷从栅电极层逆向隧穿且被编程的现象导致的问题。
其后，将参考图4A到4E详细说明根据本发明的实施例的包括纳米点的半导体存储器件的制造方法。
参考图4A，制备了具有分散的纳米颗粒31的分散溶液30。纳米点31优选地由能够俘获电荷的导电材料组成，且可以由具有高功函数的金属材料组成，比如Ni、Cu、Pd、Au、Ag、Fe、Co、Mn、Cr、V、Mo、Nb、Ru等。
参考图4B，使用典型的半导体制造方法在比如Si或SiO2的半导体衬底20上沉积了SiO2，由此形成了隧穿层22。另外，当在隧穿层22上沉积了纳米颗粒31且将其干燥时，在隧穿层22上形成了纳米点24。
参考图4C，通过进行氧等离子体工艺或热处理工艺去除了残留物。然后，如图4D所示，通过供给SiH4和氧且在约450℃的温度下进行LPCVD工艺，在隧穿层22和纳米点24上形成了绝缘层23。
参考图4E，通过在约350℃的温度下进行LPCVD工艺，在绝缘层23上形成了高k介电层25。高k介电层25由介电常数高于绝缘层22的材料组成，且优选地，在隧穿层22由SiO2组成时，高k介电层25由高k介电材料组成，比如Si3N4、Al2O3、HfO2、Ta2O5、ZrO2、HfSiO4、ZrSiO4等。
参考图4F，通过进行溅射工艺或电子束蒸镀工艺在高k介电层25上形成了比如金属或硅化物的导电材料，由此形成了栅电极层26。
利用典型的半导体处理技术可以容易地进行在半导体衬底20上形成栅结构以及通过蚀刻半导体衬底20上的栅极结构的两侧部分且注入杂质来形成第一杂质区21a和第二杂质区21b的工艺。
图5示出了通过以上制造工艺形成的包括纳米点的半导体存储器件的透射电子显微镜(TEM)图像。在该实施例中所使用的样品通过以下工艺制备：在Si衬底上沉积4nm厚的SiO2作为隧穿层；在其上形成约15nm厚度的SiO2作为绝缘层；且在绝缘层上形成约19nm厚的Al2O3薄膜作为高k介电层。参考图5，在隧穿层上形成了直径为约9nm的Ni纳米点。
图6A和6B是分别示出常规的半导体存储器件和本发明的半导体存储器件中根据编程时间的平带电压(VFB)的曲线图。图6A示出了对于通过图4A到4F中的工艺形成的包括高k介电层的半导体存储器件的测量结果的曲线，且图6B示出了相对于如图1A所示的具有SiO2/Ni纳米点/SiO2结构而没有高k介电层的常规半导体存储器件的测量结构的曲线。
参考图6A，在19V电压下的隧穿层中的电场为约10MV/cm，且在10ms的编程/擦除过程中的平带电压偏移为约34V。参考图6B，在12V电压下的隧穿层中的电场为约12MV/cm，在10ms的编程/擦除过程中的平带电压偏移为约1V。由此，认为根据本发明的实施例的包括高k介电层的半导体存储器件的编程/擦除的效率是高的。
根据本发明，因为高k介电层形成于非易失存储器件的控制绝缘层上，且通过隧穿层注入到纳米点中的电荷流到控制绝缘层，可以防止编程效率的恶化。另外，可以防止电荷通过栅电极层流回到控制绝缘层的逆向隧穿现象。结果，极大改善了编程/擦除特性。
虽然参考其示范性实施例具体显示和描述了本发明，然而本领域的一般技术人员可以理解在不脱离由权利要求所界定的本发明的精神和范围的情况下，可以作出形式和细节上的不同变化。
Claims (11)
1、一种半导体存储器件，包括：半导体衬底、形成于所述半导体衬底中的第一杂质区和第二杂质区、和形成于所述半导体衬底上与所述第一和第二杂质区接触的栅结构，其中
所述栅结构包括隧穿层、多个形成于所述隧穿层上的纳米点、和形成于所述隧穿层和所述纳米点上的控制绝缘层，且
所述控制绝缘层包括高k介电层。
2、根据权利要求1所述的半导体存储器件，其中所述控制绝缘层由具有比所述隧穿层的介电常数高的材料组成。
3、根据权利要求1所述的半导体存储器件，其中所述控制绝缘层包括绝缘层和形成于所述绝缘层上的高k介电层。
4、根据权利要求1所述的半导体存储器件，其中所述控制绝缘层包括高k介电层和形成于所述高k介电层上的绝缘层。
5、根据权利要求1所述的半导体存储器件，其中所述高k介电层包括选自Si3N4、Al2O3、HfO2、Ta2O5、ZrO2、HfSiO4和ZrSiO4的高k介电材料中的至少一种材料。
6、根据权利要求1所述的半导体存储器件，其中所述纳米点为Ni、Cu、Pd、Au、Ag、Fe、Co、Mn、Cr、V、Mo、Nb和Ru之一。
7、一种利用纳米点作为俘获位的半导体存储器件的制造方法，所述方法包括：
在半导体衬底上形成隧穿层；和通过用具有分散的纳米点的分散溶液涂布所述隧穿层，在所述隧穿层上形成多个纳米点；和
在所述隧穿层和纳米点上形成包括高k介电层的控制绝缘层。
8、根据权利要求7所述的方法，其中所述纳米点为Ni、Cu、Pd、Au、Ag、Fe、Co、Mn、Cr、V、Mo、Nb和Ru之一。
9、根据权利要求7所述的方法，其中形成所述控制绝缘层包括：
在所述隧穿层和所述纳米点上形成绝缘层；和
在所述绝缘层上形成高k介电层，所述高k介电层由介电常数高于所述隧穿层的材料组成。
10、根据权利要求9所述的方法，其中在SiH4和O2的环境下通过进行LPCVD工艺来形成所述绝缘层。
11、根据权利要求7所述的方法，其中所述高k介电层包括选自Si3N4、Al2O3、HfO2、Ta2O5、ZrO2、HfSiO4和ZrSiO4的高k介电材料中的至少一种材料。
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