CN1964058A - Cmos影像感测组件 - Google Patents
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Abstract
一种CMOS影像感测组件，包含有第一导电型半导体基材；一栓固式光二极管，设于该半导体基材的光感应区内，包含有第二导电型电荷累积掺杂区及设于该电荷累积掺杂区上的第一导电型表面栓固掺杂层；一转换晶体管，设于靠近该栓固式光二极管处，该转换晶体管包含有一转换栅极，其具有一凸出的第一栅极区块，且该第一栅极区块具有第一栅极线宽，及一第二栅极区块，且该第二栅极区块具有小于该第一栅极线宽的第二栅极线宽，该凸出的第一栅极区块与电荷累积掺杂区之间的第一重叠区域大于第二栅极区块与电荷累积掺杂区之间的第二重叠区域。
Description
技术领域
本发明是有关于一种影像感测(image sens or)组件，特别是有关于一种结合栓固式光二极管(pinned photodiode)的互补式金属氧化物半导体(CMOS)影像感测组件，可以降低时钟馈入(clock feedthrough)，并改善动态范围(dynamic range)。
背景技术
如熟习该项技艺者所知，互补式金氧半导体(complementarymetal-oxide-semiconductor，CMOS)影像感测组件已被广泛应用在手机、相机等数字电子产品中。通常，CMOS影像感测组件包括有多个像素单元(unitpixels)，每一像素单元具有一光感应区域(light-sensing region)以及一外围电路区域(peripheral circuit region)。每一个像素单元还具有一光感应件(light-sensing element)，例如，光二极管(photodiode)，形成在其光感应区域内，以及多个晶体管，形成在其外围电路区域内。光二极管可以感应入射光线，并累积入射光线所产生的影像电荷。
图1绘示的是传统CMOS影像感测组件具有四个晶体管的像素单元(four-transistor(4T)pixel cell)10的布局示意图。图2绘示的是图1中沿着切线I-I’的剖面示意图。传统CMOS影像感测组件的像素单元10包括有一设于基材中的电荷累积区域(charge accumulating region)20。在电荷累积区域20形成有一「栓固式」光二极管22。另提供有一转换栅极(transfergate)30用来将产生在电荷累积区域20内的光电电荷移转至一浮置的扩散区域(floating diffusion)25。所谓的「栓固式(pinned)」光二极管表示当该二极管处于一完全空乏状态时，其势能(potential)即被「栓固」局限在一固定值。
前述浮置的扩散区域25一般又与一从源极随耦器晶体管(sourcefollower transistor)的栅极34耦合。从源极晶体管提供一输出信号予一列存取晶体管(row select access transistor)，且该列存取晶体管具有一栅极36。另一晶体管，具有一栅极32，也就是所谓的重置晶体管(resettrarsistor)，则是用来重设浮置的扩散区域25，使其回复到某个电荷准位。如图1所示，在各晶体管的栅极32、34、36的两侧另提供有N型掺杂漏极/源极区域(N-type doped source/drain regions)27。此外，靠近转换栅极30的浮置的扩散区域25通常亦为N型掺杂。
如图2所示，电荷累积区域20明显以「栓固式」光二极管22型态呈现，其包括一PNP接面区域，由一表面P+栓固层(surface P+ pinning layer)24、一N型光二极管区域26以及P型基底12所构成。由于「栓固式」光二极管22包含有两个P型区域12及24，因此可以将夹在其中的N型光二极管区域26完全空乏，并栓固局限在一固定电压(pinning voltage)。另外，在P型基底12的表面上形成有沟渠绝缘区域(trench isolation regions)15，其可以利用公知的浅沟绝缘制程(shallow trench isolation，STI)或利用区域氧化法(local oxidation of silicon，LOCOS)形成之。
然而，传统CMOS影像感测组件的主要缺点在于其动态范围(dynamicrange)及电荷转换效率(charge transfer efficiency)皆嫌不足。如图2所示，转换栅极30与位于其下方的N型光二极管区域26之间的重叠区域以A表示，表面P+栓固层24与转换栅极30正下方的P型基底12之间的距离则以B表示。为了提高传统CMOS影像感测组件的电荷转换效率，通常需要使重叠区域A越大越好，若表面P+栓固层24与转换栅极30正下方的P型基底12之间的距离B过小，则会发生所谓的「夹断(pinch-off)」现象，并导致电荷转换变差、动态范围变窄以及影像迟滞(image lags)等问题。
为了提供较大的重叠区域A以及较大的距离B，过去皆以所谓的非自我对准(non-self alignment)方法来制作像素单元与影像感测组件。根据这种非自我对准方法，N型光二极管区域26是在定义转换栅极30之前，先利用一光罩植入P型基底12的一预定区域中。然而，肇因于微影制程本身系统的对不准，以及各像素之间的重叠区域A的大小的不一致性，过去这种非自我对准方法往往会有难以解决的固定图案噪声(fixed pattern noise)的缺点。
请参阅图3，其绘示的是CMOS影像感测组件在操作时的势能图。然而，若前述的重叠区域A过大，则产生一个缺点就是导致公知的CMOS影像感测组件在操作时形成所谓的口袋型位能组态(potential“pocket”)50。这种口袋型位能组态50的形成主要是由于大量的捕陷电子累积在转换栅极30的下方所致，并且容易造成或者恶化转换晶体管的转换栅极30的时钟馈入问题、影像延迟以及造成较差的动态范围。
发明内容
本发明的主要目的即在提供一种改进的制作CMOS影像感测组件，结合栓固式光二极管(pinned photodiode)，以解决前述公知技艺的问题，同时改善时钟馈入、影像延迟以及动态范围。
本发明提供一种CMOS影像感测组件，包含有一第一导电型的半导体基材；一栓固式光二极管，设于该半导体基材的一光感应区内，该栓固式光二极管包含有一第二导电型的电荷累积掺杂区以及一设于该电荷累积掺杂区上面的第一导电型的表面栓固掺杂层；以及一转换晶体管，设于靠近该栓固式光二极管处，其中该转换晶体管包含有一转换栅极，其具有一凸出的第一栅极区块，且该第一栅极区块具有一第一栅极线宽，以及一第二栅极区块，且该第二栅极区块具有一小于该第一栅极线宽的第二栅极线宽，又其中该凸出的第一栅极区块与下方的电荷累积掺杂区之间的第一重叠区域大于第二栅极区块与下方的电荷累积掺杂区之间的第二重叠区域。
附图说明
图1绘示的是传统CMOS影像感测组件具有四个晶体管的像素单元(four-transistor(4T)pixel cell)的布局示意图。
图2绘示的是图1中沿着切线I-I’的剖面示意图。
图3绘示的是公知技艺CMOS影像感测组件在操作时的势能图。
图4绘示的是本发明较佳实施例具有四个晶体管的像素单元的布局俯视示意图。
图5绘示的是图4中沿着切线II-II’的剖面示意图。
图6绘示的是图4中沿着切线III-III’的剖面示意图。
图7绘示的是关于图5中光二极管结构剖面的势能图。
图8绘示的是关于图6中光二极管结构剖面的势能图。
符号说明：
10像素单元 11 基材
12P型基底 13 P+基底
14P-基底 15 沟渠绝缘区域
20电荷累积区域 22 「栓固式」光二极管
24表面P+栓固层
25浮置的扩散区域 26 N型光二极管区域
27N型掺杂漏极/源极区域 28 P型掺杂阱
29P型掺杂阱 30 转换栅极
32重置晶体管栅极 34 源极随耦器晶体管栅极
36列存取晶体管栅极 50 口袋型位能组态
60转换栅极 60a 第一栅极区块
60b第二栅极区块 100 CMOS影像感测组件
220「栓固式」光二极管 224 表面P+栓固层
226N型电荷累积掺杂区
L1第一栅极线宽 L2 第二栅极线宽
W凸出宽度 S 偏移值
I、I’切线
II、II’切线 III、III’切线
A转换栅极与位于其下方N型光二极管区域间的重叠区域
B表面P+栓固层与转换栅极正下方P型基底间的距离
A1第一重叠区域
A2第二重叠区域
B1表面P+栓固层与P型掺杂阱之间的距离
B2表面P+栓固层与P型掺杂阱之间的距离
具体实施方式
为了更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而所附图式仅供参考与辅助说明用，并非用来对本发明加以限制。
请参阅图4至图6，其中图4绘示的是本发明较佳实施例具有四个晶体管的像素单元(four-transistor(4T)pixel cell)的布局俯视示意图，图5、图6分别绘示的是图4中沿着切线II-II’以及切线III-III’的剖面示意图，其中相同的组件或区域仍沿用相同的符号。
如图4、图5所示，CMOS影像感测组件100包含有一电荷累积区域20，其设置在基材11内部。在电荷累积区域20形成有一「栓固式」光二极管220。转换栅极(transfer gate，TG)60则是提供用来将产生于电荷累积区域20内的光电电荷转换到浮置的掺杂区域25。
前述的浮置的掺杂区域25是与一从源极随耦器晶体管(source followertransistor)的栅极34耦合。从源极随耦器晶体管提供一输出信号予一列存取晶体管(row access transistor)，且该列存取晶体管具有一栅极36。另一晶体管，也就是所谓的重置晶体管(reset transistor)，其具有一栅极32，则是用来重设浮置的扩散区域25，使其回复到某个电荷准位。
根据本发明的较佳实施例，在各晶体管的栅极32、34、36的两侧另提供有N型掺杂漏极/源极区域(N-type doped source/drain regions)27。此外，靠近转换栅极60的浮置的扩散区域25通常亦为N型掺杂。
如图4所示，根据本发明的较佳实施例，转换栅极60包括有一较凸出的第一栅极区块60a，其具有一第一栅极线宽L1，以及一第二栅极区块60b，其具有一第二栅极线宽L2。根据本发明的较佳实施例，第一栅极线宽L1较第二栅极线宽L2大一个偏移值S，也就是L1＝L2+S。根据本发明的较佳实施例，偏移值S较佳为小于第二栅极线宽L2，例如，第二栅极线宽L2可以介于0.1微米至0.8微米之间，而偏移值S可以介于0.05微米至0.6微米之间，但不限于此。
前述的较凸出的第一栅极区块60a是朝向电荷累积区域20略微伸出，其并具有一凸出宽度，在图中以字母W表示，该凸出宽度W较佳介于0.1微米至1.0微米之间。根据本发明的较佳实施例，前述的较凸出的第一栅极区块60a较佳是大略位于转换栅极60的中间部位。
如图5及图6所示，前述的「栓固式」光二极管220形成在半导体基材11的电荷累积区域20内，其包括有一N型电荷累积掺杂区226、一形成在N型电荷累积掺杂区226上面的表面P+栓固层(surface P+ pinning layer)224以及一P-基底14。前述的P-基底14可以是一成长在一P+基底13的P型外延硅层。
在P-基底14的表面上形成有多个沟渠绝缘区域15，其靠近电荷累积区域20。前述的沟渠绝缘区域15可以利用公知的浅沟绝缘制程(shallow trenchisolation，STI)或利用区域氧化法(local oxidation of silicon，LOCOS)形成之。
此外，在P-基底14内植入形成有P型掺杂阱28及29。其中，P型掺杂阱28将浮置的掺杂区25以及沟渠绝缘区域15由下包覆住，且P型掺杂阱28位于转换栅极60的正下方并且与N型电荷累积掺杂区226相邻近。这样的作法其优点在于可以降低所谓的暗电流(dark current)，这种暗电流部分是由于制作沟渠绝缘区域15过程中形成的缺陷所造成。根据本发明的较佳实施例，亦可以选择省略P型掺杂阱28。表面P+栓固层224则是与P型掺杂阱29相接壤或者相连，其中P型掺杂阱29同样由下包覆住沟渠绝缘区域15。
本发明的一主要特征在于凸出的第一栅极区块60a与下方的N型电荷累积掺杂区226之间的第一重叠区域A1(图5)是大于第二栅极区块60b与下方的N型电荷累积掺杂区226之间的第二重叠区域A2(图5)。
本发明的优点可以借由图7与图8来作说明，其中图7绘示的是关于图5中光二极管结构剖面的势能图，图8绘示的是关于图6中光二极管结构剖面的势能图。在操作时，如图6、图8所示，由于第二栅极区块60b与下方的N型电荷累积掺杂区226之间的第二重叠区域A2较小，且表面P+栓固层224与P型掺杂阱28之间的距离B2较短，造成「夹断(pinch-off)」现象提早发生，形成一位能障碍。
如此一来，被捕陷的电子减少，因此避免了在第二栅极区块60b正下方发生所谓的口袋型位能组态(potential“pocket”)，借此降低转换栅极60的时钟馈入并增加动态范围。如图7所示，经缩减的口袋型位能组态仅会发生在特别设计的凸出的第一栅极区块60a正下方。当N型电荷累积掺杂区226呈空乏时，电子即倾向经由凸出的第一栅极区块60a正下方进行转换。此外，由于本发明凸出的第一栅极区块60a与下方的N型电荷累积掺杂区226之间的第一重叠区域A1，以及表面P+栓固层224与P型掺杂阱28之间的距离B1皆较大，操作时不会有夹断现象发生，可避免明显能障的产生。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (9)
1.一种CMOS影像感测组件，包含有：
一第一导电型的半导体基材；
一栓固式光二极管，设于该半导体基材的一光感应区内，该栓固式光二极管包含有一第二导电型的电荷累积掺杂区以及一设于该电荷累积掺杂区上面的第一导电型的表面栓固掺杂层；以及
一转换晶体管，设于靠近该栓固式光二极管处，其中该转换晶体管包含有一转换栅极，其具有一凸出的第一栅极区块，且该第一栅极区块具有一第一栅极线宽，以及一第二栅极区块，且该第二栅极区块具有一小于该第一栅极线宽的第二栅极线宽，又其中该凸出的第一栅极区块与下方的电荷累积掺杂区之间的第一重叠区域大于第二栅极区块与下方的电荷累积掺杂区之间的第二重叠区域。
2.如权利要求1所述的CMOS影像感测组件，其中该第一栅极区块朝向该光感应区伸出。
3.如权利要求1所述的CMOS影像感测组件，其中该CMOS影像感测组件另包含有一沟渠绝缘区域，其形成于该光感应区旁，其中该CMOS影像感测组件另包含有一第一导电型的第一掺杂阱，形成于该半导体基材中，并由下包覆住该沟渠绝缘区域，且该第一掺杂阱与该表面栓固掺杂层相邻近。
4.如权利要求1所述的CMOS影像感测组件，其中该CMOS影像感测组件另包含有一第一导电型的第二掺杂阱，形成于该半导体基材中，并位于该转换栅极正下方，且该第二掺杂阱由下包覆住一浮置的第二导电型感应点。
5.如权利要求4所述的CMOS影像感测组件，其中该第二掺杂阱与该电荷累积掺杂区相邻近。
6.如权利要求1所述的CMOS影像感测组件，其中该第一栅极线宽与该第二栅极线宽相差一个特定的偏差值。
7.如权利要求6所述的CMOS影像感测组件，其中该特定的偏差值小于该第二栅极线宽。
8.如权利要求1所述的CMOS影像感测组件，其中该第一导电型为P型，该第二导电型为N型。
9.如权利要求1所述的CMOS影像感测组件，其中该CMOS影像感测组件另包含有一重置晶体管、一从源极晶体管以及一选择晶体管。
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