CN1953172A - 一种数字晶体管栅介质层工艺可靠性鉴定的测试结构 - Google Patents

Abstract

本发明公开了一种数字晶体管栅介质层工艺可靠性鉴定的测试结构，包括位于下层的有源区和位于上层的大块多晶硅顶电极，所述有源区和大块多晶硅顶电极都呈条带状，有源区和大块多晶硅顶电极相互交替错开，并且相邻的条带边缘部分重叠。本发明通过采用有源区和大块多晶硅顶电极相互交替重叠的结构，节约了大量的测试面积和测试时间，使得测试更加高效、经济。

Description

一种数字晶体管栅介质层工艺可靠性鉴定的测试结构

技术领域

本发明涉及一种半导体工艺的测试结构，尤其是一种数字晶体管栅介质层工艺可靠性鉴定的测试结构。

背景技术

随着集成电路技术的不断发展，芯片上的器件集成度越来越高，栅氧化层厚度也越来越薄。此时的制造技术对工艺精度要求也越来越高，一个微小的缺陷就能导致一个芯片整体失效，大大降低其可靠性。因此，实时监控并准确鉴定栅氧化层可靠性具有极其重要的意义。

可靠性测试结构的作用就是监控制造过程中引入的缺陷，这些缺陷大体可以分为两类：一类是良率缺陷，它们可以在产品良率筛选中被过滤掉；另一类是可靠性缺陷，它们会通过良率测试，但会缩短产品使用寿命。因此，设计出合理正确的测试结构，准确测量可靠性缺陷密度，及时反馈给生产线，使之相关工艺步骤加强控制，以获得高质量、高可靠性产品。

目前行业内通用的可靠性测试结构大体分为三种：块状电容结构、多晶边缘密集型电容结构和有源区边缘密集型电容结构。块状电容结构可参见图1，它是用来评价单位面积缺陷密度的，假设工艺产生的缺陷是随机分布，则通过测试一定面积的块状电容可以得到缺陷的统计分布，并获得可靠性缺陷密度值。如果该密度高于工业标准，则生产线必须采取措施降低缺陷。多晶边缘密集型电容结构和有源区边缘密集型电容结构可分别参见图2和图3，它们是用来评价单位长度缺陷密度的，主要是检验等离子体刻蚀和湿法刻蚀引入的工艺缺陷。虽然这三种结构可以给出较精确的缺陷密度值，但是由于占用大量的硅片面积和大量测试时间，大大增加了工艺开发成本。这种现状使得我们不得不转向寻求一种经济、高效的可靠性测试结构来加强自己的竞争力。

发明内容

本发明所要解决的技术问题是提供一种数字晶体管栅介质层工艺可靠性鉴定的测试结构，使它可以通过简单的步骤就能评价出单位面积缺陷密度和单位长度线缺陷密度，使测试更高效，更经济。

为解决上述技术问题，本发明一种数字晶体管栅介质层工艺可靠性鉴定的测试结构的技术方案是，包括位于下层的有源区和位于上层的大块多晶硅顶电极，所述有源区和大块多晶硅顶电极都呈条带状，有源区和大块多晶硅顶电极相互交替错开，并且相邻的条带边缘部分重叠。

本发明通过采用有源区和大块多晶硅顶电极相互交替重叠的结构，节约了大量的测试面积和测试时间，使得测试更加高效、经济。

附图说明

下面结合附图和实施例对本发明作进一步描述：

图1为现有的块状电容结构测试的示意图；

图2为现有的多晶边缘密集型电容结构测试的示意图；

图3为现有的有源区边缘密集型电容结构测试的示意图；

图4为本发明一种数字晶体管栅介质层工艺可靠性鉴定的测试结构的示意图。

图中标记为，1.有源区；2大块多晶硅顶电极。

具体实施方式

本发明为一种数字晶体管栅介质层工艺可靠性鉴定的测试结构，如图4所示，包括位于下层的有源区1和位于上层的大块多晶硅顶电极2，所述有源区1和大块多晶硅顶电极2都呈条带状，有源区1和大块多晶硅顶电极2相互交替错开，并且相邻的条带边缘部分重叠。有源区1和大块多晶硅顶电极2重叠部分的面积为2.5×105um²至2.25×106um²。大块多晶硅顶电极2与有源区1边缘重叠部分的长度之和在40cm至100cm之间。

本发明将评价单位面积缺陷密度和单位长度线缺陷密度的不同测试结构集成在一起，节省大量硅片面积，缩短测试时间。如果用作定期工艺监控，该结构还可以直接放置于划片槽内。

对于测试后得到得数据可作如下处理：

假设代工生产线缺陷密度规范为：

i.面缺陷密度Da，线缺陷密度Dl；

ii.测试结构面积为At，多晶硅边缘长度为Lp，有源区边缘长度为La；

iii.获得精确结果必须的测试面积为A，长度为L。

因此，为保证测试一定数量N的结构后，总测试面积和测试长度达到要求，测试结构的面积和长度之间必须满足一定的关系：

$\begin{array}{c}N\×\mathrm{At}=A\\ \frac{A}{\mathrm{At}}\×(\mathrm{Lp}+\mathrm{La})=2\×L\\ \mathrm{Lp}\≈\mathrm{La}\end{array}$

所以，完成N个结构的加速测试后，最大允许的可靠性缺陷数目为：

$A\×\mathrm{Da}+\frac{A}{\mathrm{At}}\×(\mathrm{Lp}+\mathrm{La})\×\mathrm{Dl}$

低于此值则认为生产线缺陷密度合乎要求，高于此值产品面临可靠性失效威胁，需要调整工艺，减低可靠性缺陷密度。

应用本发明的测试结构，可以快速鉴定栅氧化层的可靠性及缺陷密度。测试时间可以缩短至少50％，该结构在硅片上所占据的面积比传统测试结构大致可节省67％。

Claims (3)

1.一种数字晶体管栅介质层工艺可靠性鉴定的测试结构，其特征在于，包括位于下层的有源区和位于上层的大块多晶硅顶电极，所述有源区和大块多晶硅顶电极都呈条带状，有源区和大块多晶硅顶电极相互交替错开，并且相邻的条带边缘部分重叠。

2.根据权利要求1所述的一种数字晶体管栅介质层工艺可靠性鉴定的测试结构，其特征在于，有源区和大块多晶硅顶电极重叠部分的面积为2.5×10⁵um²至2.25×10⁶um²。

3.根据权利要求1所述的一种数字晶体管栅介质层工艺可靠性鉴定的测试结构，其特征在于，大块多晶硅顶电极与有源区边缘重叠部分的长度之和在40cm至100cm之间。