CN1953158A - Cmos影像感测组件的制作方法 - Google Patents
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Abstract
一种具有栓固式光二极管CMOS影像感测组件的制作方法，包含提供第一导电型半导体基材，其具有一掺杂阱；于掺杂阱上形成栅极；进行自我对准离子注入工艺，于半导体基材的光感应区内形成第二导电型二极管掺杂区；进行斜角度离子注入工艺，于半导体基材内形成第二导电型口袋掺杂区；于栅极侧壁上形成侧壁子；在二极管掺杂区内形成第一导电型表面栓固掺杂层，表面栓固掺杂层、二极管掺杂区、口袋掺杂区与半导体基材构成一栓固光二极管组态。
Description
技术领域
本发明是有关于一种影像感测(image sensor)组件的制作方法，特别是有关于一种结合栓固式光二极管(pinned photodiode)的互补式金氧半导体(CMOS)影像感测组件的制作方法，可以改善固定图案噪声(fixed patternnoise)、电荷转换效率(charge transfer efficiency)以及动态范围(dynamicrange)。
背景技术
如熟习该项技艺者所知，互补式金氧半导体(complementarymetal-oxide-semiconductor，CMOS)影像感测组件已被广泛应用在手机、相机等数字电子产品中。通常，CMOS影像感测组件包括有多个像素单元(unitpixels)，每一像素单元具有一光感应区域(light-sensing region)以及一外围电路区域(peripheral circuit region)。每一个像素单元还具有一光感应件(light-sensing element)，例如，光二极管(photodiode)，形成在其光感应区域内，以及多个晶体管，形成在其外围电路区域内。光二极管可以感应入射光线，并累积入射光线所产生的影像电荷。
图1绘示的是传统CMOS影像感测组件具有四个晶体管的像素单元(four-transistor(4T)pixel cell)10的布局示意图。图2绘示的是图1中沿着切线I-I’的剖面示意图。传统CMOS影像感测组件的像素单元10包括有一设于基材中的电荷累积区域(charge accumulating region)20。在电荷累积区域20形成有一「栓固式」光二极管22。另提供有一转换栅极(transfergate)30用来将产生在电荷累积区域20内的光电电荷移转至一浮置的扩散区域(floating diffusion)25。所谓的「栓固式(pinned)」光二极管表示当该二极管处于一完全空乏状态时，其势能(potential)即被「栓固」局限在一固定值。
前述浮置的扩散区域25一般又与一从源极随耦器晶体管(sourcefollower transistor)的栅极34耦合。从源极随耦器晶体管提供一输出讯号予一列存取晶体管(row select access transistor)，且该列存取晶体管具有一栅极36。另一晶体管，具有一栅极32，也就是所谓的重置晶体管(resettransistor)，则是用来重设浮置的扩散区域25，使其回复到某个电荷准位。如图1所示，在各晶体管的栅极32、34、36的两侧另提供有N型掺杂漏极/源极区域(N-type doped source/drain regions)27。此外，靠近转换栅极30的浮置的扩散区域25通常亦为N型掺杂。
如图2所示，电荷累积区域20明显以「栓固式」光二极管22型态呈现，其包括一PNP接面区域，由一表面P+栓固层(surface P+ pinning layer)24、一N型光二极管区域26以及P型基材12所构成。由于「栓固式」光二极管22包含有两个P型区域12及24，因此可以将夹在其中的N型光二极管区域26完全空乏，并栓固局限在一固定电压(pinning voltage)。另外，在P型基材12的表面上形成有沟渠绝缘区域(trench isolation regions)15，其可以利用公知的浅沟绝缘工艺(shallow trench isolation，STI)或利用区域氧化法(local oxidation of silicon，LOCOS)形成之。
然而，传统CMOS影像感测组件的主要缺点在于其动态范围(dynamicrange)及电荷转换效率(charge transfer efficiency)皆嫌不足。如图2所示，转换栅极30与位于其下方的N型光二极管区域26之间的重叠区域是以A表示，表面P+栓固层24与转换栅极30正下方的P型基材12之间的距离则以B表示。为了提高传统CMOS影像感测组件的电荷转换效率，通常需要使重叠区域A越大越好，若表面P+栓固层24与转换栅极30正下方的P型基材12之间的距离B过小，则会发生所谓的「夹断(pinch-off)」现象，并导致电荷转换变差、动态范围变窄以及影像迟滞(image lags)等问题。
为了提供较大的重叠区域A以及较大的距离B，过去皆以所谓的非自我对准(non-self alignment)方法来制作像素单元与影像感测组件。根据这种非自我对准方法，N型光二极管区域26是在定义转换30之前，先利用一掩模植入P型基材12的一预定区域中。然而，肇因于微影工艺本身系统的对不准，以及各像素之间的重叠区域A的大小的不一致性，过去这种非自我对准方法往往会有难以解决的固定图案噪声(fixed pattern noise)的缺点。
由此可知，公知以非自我对准方式制作CMOS影像感测组件的方法，仍待进一步的改进与改善。本发明即提供一种改进的制作CMOS影像感测组件的方法，借以抑制前述的固定图案噪声，而仍能够维持高电荷转换效率以及较宽的动态范围。
发明内容
本发明的主要目的即在提供一种改进的制作CMOS影像感测组件的方法，以解决前述公知技艺的问题。
本发明提供一种CMOS影像感测组件的制作方法，包含有提供一第一导电型的半导体基材，其上具有一掺杂阱；于该掺杂阱上形成一栅极，其中该栅极为该影像感测组件的转换晶体管的栅极；进行一自我对准离子注入工艺，于该半导体基材的一光感应区内形成一第二导电型的二极管掺杂区；进行一斜角度离子注入工艺，于该半导体基材内形成一第二导电型的口袋掺杂区，其中该口袋掺杂区位于该栅极的正下方；于该半导体基材内形成一第二导电型的浮置掺杂区，其中该浮置掺杂区形成在该栅极的一侧，且与该口袋掺杂区相隔一段距离；于该栅极的侧壁上形成一侧壁子；以及在该二极管掺杂区内形成一第一导电型的表面栓固掺杂层，其中该表面栓固掺杂层、该二极管掺杂区、该口袋掺杂区与该半导体基材共同构成一被栓固的光二极管组态。
附图说明
图1绘示的是传统CMOS影像感测组件具有四个晶体管的像素单元(four-transistor(4T)pixel cell)的布局示意图。
图2绘示的是图1中沿着切线I-I’的剖面示意图。
图3至图8绘示的是本发明较佳实施例制作CMOS影像感测组件的像素单元的剖面示意图。
图9至图11绘示的是本发明另一较佳实施例制作CMOS影像感测组件的像素单元的剖面示意图。
符号说明：
10像素单元 11基材
12P型区域
13P+硅基材 14有源P-外延硅层
15沟渠绝缘区域 20电荷累积区域
22栓固式光二极管 24表面P+栓固层
25浮置扩散区域 26N型光二极管区域
27N型掺杂漏极/源极区域 28P型掺杂阱
29P型掺杂阱 30转换栅极
30a栅极侧壁 31栅极介电层
32重置晶体管栅极 34源极随耦器晶体管栅极
36列存取晶体管栅极 52光致抗蚀剂层
53开口 60离子注入工艺
62N型掺杂区
72光致抗蚀剂层 73开口
80斜角度离子注入工艺 82N型口袋掺杂区
92光致抗蚀剂层 93开口
100离子注入工艺 102表面P+栓固层
120光感应区域 128N型浮置掺杂区
130信道区域 132侧壁子
I切线 I’切线
A转换栅极与位于其下方N型光二极管区域间的重叠区域
B表面P+栓固层与转换栅极正下方P型基材之间的距离
θ入射角度
具体实施方式
为了更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而所附图式仅供参考与辅助说明用，并非用来对本发明加以限制。
本发明是关于一种改进的制作CMOS影像感测组件的方法，更明确的说，本发明是关于一种结合栓固式光二极管(pinned photodiode)的CMOS影像感测组件的制作方法，可以改善固定图案噪声(fixed pattern noise)、电荷转换效率(charge transfer efficiency)以及动态范围(dynamic range)。
图3至图8绘示的是本发明较佳实施例制作CMOS影像感测组件的像素单元的剖面示意图。本发明CMOS影像感测组件包括多个以数组方式排列的像素单元，每一个像素单元有包括有一光二极管(photodiode)以及四个晶体管，其中光二极管用来作为光感测件(light-sensing element)，四个晶体管可以是转换晶体管(transfert ransistor)、重置晶体管(reset transistor)、源极随耦器晶体管(source follower transistor)以及列存取晶体管(rowaccess transistor)。熟习该项技艺者亦能理解本发明CMOS影像感测组件的像素单元并不一定仅局限在四个晶体管的态样，其亦可以包括三个晶体管的实施态样或者五个晶体管的实施态样。
在图3至图8中相对应于各个工艺步骤的剖面图，仍是经由图1的切线I-I’的位置所绘示，其中相同的组件或区域仍沿用相同的符号。为了简化说明，在图3至图8中仅有上述四个晶体管中的转换晶体管有被绘示出来。
请参阅图3，首先提供一晶圆或一基材11，且基材11包含有一有源P-外延硅层(active P- epitaxial silicon layer)14，其成长于一P+硅基材(P+silicon substrate)13上。接着，进行一浅沟绝缘(STI)工艺，在基材11表面上形成沟渠绝缘区域15。更明确的说，上述沟渠绝缘区域15是形成在有源P-外延硅层14中。沟渠绝缘区域15用来彼此隔离CMOS影像感测组件的各个像素单元。举例来说，有源P-外延硅层14内的掺杂浓度约可介于1×1014至1×1017atoms/cm3之间，较佳为5×1014至5×1016atoms/cm3之间。P+硅基材13内的掺杂浓度约可介于1×1017至1×1020atoms/cm3之间，较佳为5×1017至5×1019atoms/cm3之间。
在完成沟渠绝缘区域15之后，接着在有源P-外延硅层14内植入形成P型掺杂阱28及29。此外，熟习该项技艺者亦能根据本发明理解前述的P型掺杂阱28及29的形成顺序，亦可以在形成沟渠绝缘区域15之前完成。如图3所示，完成后的P型掺杂阱28及29分别将与其对应的沟渠绝缘区域15由下包覆住。这样的作法其优点在于可以降低所谓的暗电流(dark current)，这种暗电流部分是由于制作沟渠绝缘区域15过程中形成的缺陷所造成。
请参阅图4，在完成P型掺杂阱28及29的离子注入工艺之后，接着在基材11的表面上依序形成一栅极介电层31以及在栅极介电层31上形成转换晶体管的栅极30。其中，栅极介电层31将转换栅极30与基材11本身电性隔离。根据本发明，栅极介电层31可以是利用热氧化方法或者化学气相沉积(chemical vapor deposition，CVD)方法所形成。转换栅极30可以是由多晶硅、多晶硅金属(polycide)、金属或合金等所构成。
请参阅图5，接着进行一光刻工艺，先在基材11上形成一光致抗蚀剂层52，接着进行曝光与显影工艺，在光致抗蚀剂层52中形成一开口53，使开口53暴露出光感应区域120的一部分，其中光感应区域120四周被P型掺杂阱28及29所围绕住。此外，开口53亦暴露出一小部分紧邻光感应区域120的转换栅极30及其侧壁30a。接着，利用光致抗蚀剂层52与曝露出来的部分转换栅极30做为离子注入屏蔽，进行一离子注入工艺60，经由开口53将适当的N型掺质，例如磷或砷，植入基材11中，借此形成一N型掺杂区62。根据本发明的较佳实施例，N型掺杂区62的掺杂浓度约可介于5×1015至5×1019atoms/cm3之间，较佳为5×1016至5×1018atoms/cm3之间。在完成离子注入工艺60之后，随即将光致抗蚀剂层52剥除。
本发明的特征在于前述的离子注入工艺60是以自我对准方式进行，且是经由所暴露出来的部分转换栅极30进行自我对准。这种自我对准作法可以有效的降低并改善固定图案噪声。前述的离子注入工艺60，其入射离子的方向是与基材11的表面成垂直或正交。需注意的是，光致抗蚀剂层52刻意覆盖住P型掺杂阱29，使P型掺杂阱29不会在离子注入工艺60过程中被植入N型掺质。
接着，请参阅图6，在剥除光致抗蚀剂层52之后，随即再于基材11的表面上形成另一光致抗蚀剂层72。同样的，使光致抗蚀剂层72曝光并显影，以于光致抗蚀剂层72形成一开口73，使开口73暴露出一小部分的转换栅极30以与栅极侧壁30a，以及靠近栅极侧壁30a的一部分的N型掺杂区62。接下来，进行一斜角度离子注入工艺80，经由开口73将适当的N型掺质，例如磷或砷，植入基材11中，借此在栅极30以与栅极侧壁30a的正下方形成一N型口袋掺杂区(N-type pocket region)82。根据本发明的较佳实施例，N型掺杂区82是与P型掺杂阱28相接壤，但不限于此，在其它实施例中，N型掺杂区82是与P型掺杂阱28亦可以不相接壤。
前述的斜角度离子注入工艺80是以自我对准方式进行，且是经由所暴露出来的部分转换栅极30进行自我对准。前述的斜角度离子注入工艺80，其入射离子的入射角度θ较佳为10到45度之间。在完成离子注入工艺60之后，随即将光致抗蚀剂层72剥除。
请参阅图7，接着在转换栅极30的侧壁30a上形成侧壁子132。在基材11中并植入一N型浮置掺杂区(N-type floating diffusion region)128。其中，N型浮置掺杂区128植入于P型掺杂阱28内，并与N型口袋掺杂区82相隔一段距离。在N型浮置掺杂区128与N型口袋掺杂区82之间为一信道区域130。前述的侧壁子132的形成方法，是先在基材11上沉积一均厚的绝缘层(图未示)，例如硅氧层，然后再以各向异性干蚀刻方法回蚀刻该绝缘层。
请参阅图8，在完成侧壁子132之后，随即再于基材11的表面上形成另一光致抗蚀剂层92。同样的，使光致抗蚀剂层92曝光并显影，以于光致抗蚀剂层92形成一开口93，使开口93暴露出一小部分的转换栅极30以及侧壁子132，靠近侧壁子132的一部分的N型掺杂区62以及P型掺杂阱29。接下来，利用光致抗蚀剂层92与曝露出部分的转换栅极30以及侧壁子132做为离子注入屏蔽，进行一离子注入工艺100，经由开口93将适当的P型掺质，例如硼或BF2，植入基材11中，借此形成一与P型掺杂阱29相接壤的表面P+栓固层(surface P+ pinning layer)102。根据本发明的较佳实施例，表面P+栓固层102的掺杂浓度约可介于1×1017至1×1020atoms/cm3之间，较佳为5×1017至5×1019atoms/cm3之间。在完成离子注入工艺100之后，随即将光致抗蚀剂层92剥除。此外，表面P+栓固层102亦可在侧壁子132之前即形成。
本发明的优点在于由于N型掺杂区62以及N型口袋掺杂区82的形成都是以自我对准方式完成，并且是经由所暴露出来的部分的转换栅极30进行自我对准，因此可以降低固定图案噪声。此外，本发明的另一主要特征在于刻意于转换栅极30的正下方形成N型口袋掺杂区82，如此一来，即可同时更增加转换栅极30与位于其下方的N型区域之间的重叠区域A，以及表面P+栓固层102与转换栅极30正下方的P型掺杂阱28之间的距离B。如前所述，为了提高CMOS影像感测组件的电荷转换效率以及动态范围，通常要尽量使重叠区域A以及距离B越大越好，如此一来，亦可以一并解决公知技艺中的影像延迟现象。
此外，需注意的是本发明较佳实施例中的离子注入工艺60以及离子注入工艺80的实施顺序可以颠倒，在其它实施例中，可以先进行离子注入工艺80，然后才进行离子注入工艺60。
图9至图11绘示的是本发明另一较佳实施例制作CMOS影像感测组件的像素单元的剖面示意图，其中相同的组件或区域仍沿用相同的符号。为了简化说明，本发明另一较佳实施例的前面的步骤与图3至图5相同，并从图9(与图5相同)开始说明。
请参阅图9，进行一光刻工艺，先在基材11上形成一光致抗蚀剂层52，接着进行曝光与显影工艺，在光致抗蚀剂层52中形成一开口53，使开口53暴露出光感应区域120的一部分，其中光感应区域120四周被P型掺杂阱28及29所围绕住。此外，开口53亦暴露出一小部分紧邻光感应区域120的转换栅极30及其侧壁30a。接着，利用光致抗蚀剂层52与部分曝露出的转换栅极30做为离子注入屏蔽，进行一自我对准离子注入工艺60，经由开口53将适当的N型掺质，例如磷或砷，植入基材11中，借此形成一N型掺杂区62。不同的是，在完成离子注入工艺60之后，并不随即将光致抗蚀剂层52剥除。
如图10所示，仍然利用光致抗蚀剂层52与部分曝露出的转换栅极30做为离子注入屏蔽，进行斜角度离子注入工艺80，经由开口53将适当的N型掺质，例如磷或砷，植入基材11中，借此在转换栅极30以与栅极侧壁30a的正下方形成一N型口袋掺杂区(N-type pocket region)82。在完成离子注入工艺80之后，才将光致抗蚀剂层52剥除。
请参阅图11，接着在转换栅极30的侧壁30a上形成侧壁子132。形成侧壁子132之前，先在基材11中植入一N型浮置掺杂区128。其中，N型浮置掺杂区128植入于P型掺杂阱28内，并与N型口袋掺杂区82相隔一段距离。在完成侧壁子132之后，随即再于基材11的表面上形成另一光致抗蚀剂层92。同样的，使光致抗蚀剂层92曝光并显影，以于光致抗蚀剂层92形成一开口93，使开口93暴露出一小部分的转换栅极30以及侧壁子132，靠近侧壁子132的一部分的N型掺杂区62以及P型掺杂阱29。接下来，利用光致抗蚀剂层92与曝露出部分的转换栅极30以及侧壁子132做为离子注入屏蔽，进行一离子注入工艺100，经由开口93将适当的P型掺质，例如硼或BF2，植入基材11中，借此形成一与P型掺杂阱29相接壤的表面P+栓固层102。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (10)
1.一种CMOS影像感测组件的制作方法，包含有：
提供一第一导电型的半导体基材，其上具有一掺杂阱；
于该掺杂阱上形成一栅极，其中该栅极为该CMOS影像感测组件的转换晶体管的栅极；
进行一自我对准离子注入工艺，于该半导体基材的一光感应区内形成一第二导电型的二极管掺杂区；
进行一斜角度离子注入工艺，于该半导体基材内形成一第二导电型的口袋掺杂区，其中该口袋掺杂区位于该栅极的正下方；
于该半导体基材内形成一第二导电型的浮置掺杂区，其中该浮置掺杂区形成在该栅极的一侧，且与该口袋掺杂区相隔一段距离；
于该栅极的侧壁上形成一侧壁子；以及
在该二极管掺杂区内形成一第一导电型的表面栓固掺杂层，其中该表面栓固掺杂层、该二极管掺杂区、该口袋掺杂区与该半导体基材共同构成一被栓固的光二极管组态，且该表面栓固掺杂层可于该侧壁子形成之前或之后始形成。
2.如权利要求1所述的CMOS影像感测组件的制作方法，其中在形成该栅极之前，该制作方法另包含有以下步骤：
于该半导体基材内形成一第一导电型的掺杂阱，该掺杂阱靠近该CMOS影像感测组件的该光感应区。
3.如权利要求1所述的CMOS影像感测组件的制作方法，其中该自我对准离子注入工艺包含有以下步骤：
于该半导体基材上形成一第一光致抗蚀剂层，其中该第一光致抗蚀剂层具有一第一开口，使该第一开口暴露出部分的该光感应区以及一部分的该栅极；以及
将第二导电型的掺质经由该第一开口植入该半导体基材中，以形成该二极管掺杂区。
4.如权利要求1所述的CMOS影像感测组件的制作方法，其中该斜角度离子注入工艺包含有以下步骤：
将第二导电型的掺质经由该第一开口倾斜地植入该半导体基材中，以形成该口袋掺杂区。
5.如权利要求1所述的CMOS影像感测组件的制作方法，其中该斜角度离子注入工艺包含有以下步骤：
于该半导体基材上形成一第二光致抗蚀剂层，其中该第二光致抗蚀剂层具有一第二开口，使该第二开口暴露出部分的该光感应区以及一部分的该栅极；以及
将第二导电型的掺质经由该第二开口倾斜地植入该半导体基材中，以形成该口袋掺杂区。
6.如权利要求1所述的CMOS影像感测组件的制作方法，其中该第一导电型为P型，第一导电型为N型。
7.如权利要求1所述的CMOS影像感测组件的制作方法，其中该侧壁子的形成先于该半导体基材上沉积一均厚的绝缘层，然后各向异性干蚀刻该绝缘层。
8.如权利要求1所述的CMOS影像感测组件的制作方法，其中在形成该栅极之前，于该半导体基材上先形成一栅极介电层，而该栅极形成于该栅极介电层上。
9.如权利要求1所述的CMOS影像感测组件的制作方法，其中该栅极包含有多晶硅、多晶硅金属及金属合金。
10.如权利要求1所述的CMOS影像感测组件的制作方法，其中该CMOS影像感测组件包含有四个晶体管。
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