CN1906743A - 利用修改的表面形态形成存储器结构的方法及其结构 - Google Patents
利用修改的表面形态形成存储器结构的方法及其结构 Download PDFInfo
- Publication number
- CN1906743A CN1906743A CNA2004800408068A CN200480040806A CN1906743A CN 1906743 A CN1906743 A CN 1906743A CN A2004800408068 A CNA2004800408068 A CN A2004800408068A CN 200480040806 A CN200480040806 A CN 200480040806A CN 1906743 A CN1906743 A CN 1906743A
- Authority
- CN
- China
- Prior art keywords
- floating grid
- resolution elements
- preformed
- dielectric
- resolution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 47
- 238000012876 topography Methods 0.000 title 1
- 238000007667 floating Methods 0.000 claims abstract description 97
- 239000004065 semiconductor Substances 0.000 claims abstract description 57
- 239000000463 material Substances 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 238000005240 physical vapour deposition Methods 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 8
- 238000000231 atomic layer deposition Methods 0.000 claims description 7
- 230000006911 nucleation Effects 0.000 claims description 6
- 238000010899 nucleation Methods 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 238000005516 engineering process Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 239000012071 phase Substances 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 4
- 238000003860 storage Methods 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 238000001947 vapour-phase growth Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 9
- 239000011248 coating agent Substances 0.000 claims 3
- 238000000576 coating method Methods 0.000 claims 3
- 239000002344 surface layer Substances 0.000 claims 2
- 230000008878 coupling Effects 0.000 abstract description 3
- 238000010168 coupling process Methods 0.000 abstract description 3
- 238000005859 coupling reaction Methods 0.000 abstract description 3
- 238000005137 deposition process Methods 0.000 abstract 1
- 239000002159 nanocrystal Substances 0.000 abstract 1
- 239000012808 vapor phase Substances 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 239000007789 gas Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 230000008901 benefit Effects 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 239000010703 silicon Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 239000002105 nanoparticle Substances 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical group [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 239000012686 silicon precursor Substances 0.000 description 2
- 238000001089 thermophoresis Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000008187 granular material Substances 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
- H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
为了增大半导体器件(10)的栅极耦合比，在浮置栅(16)上淀积分离元件(22)，例如纳米晶。在一个实施例中，在气相中预成形分离元件(22)，并且通过静电力将其附连至半导体器件(10)。在一个实施例中，在不同于它们所附连的腔室中预成形分离元件(22)。在另一实施例中，将相同的腔室用于完整的淀积工艺。可在浮置栅(16)与分离元件(22)之间形成可选的界面层(17)。
Description
现有申请参考
本申请已于2004年1月27日作为专利申请No.10/765,804在美国提交。
技术领域
本发明主要涉及半导体器件，并且更具体地，涉及存储器件。
背景技术
在非易失性存储器中希望增大第一电容与第二电容的比率，其中第一电容位于控制栅与浮置栅之间，第二电容位于浮置栅与衬底之间。第一与第二电容的比率称为栅极耦合比。通过具有高的栅极耦合比，可使用较小的外围设备，从而有望节省芯片空间。
增加栅极耦合比的一种方法是在非易失性存储器中增大浮置栅的宽度。然而，增加浮置栅的宽度会不合需要地增加非易失性存储器件的尺寸。此外，随着浮置栅宽度的增加，浮置栅间的间隙减小。通常通过淀积适应层(conformal layer)然后刻蚀该层形成浮置栅来形成浮置栅。如果浮置栅间的间隙过小，则使用子光刻工艺去除该层的不想要的部分，以形成间隙。子光刻工艺昂贵并在制造环境中难以控制。因此，存在对于可降低浮置栅尺寸而不显著降低栅极耦合比的制造工艺的需要。
附图说明
本发明通过示例说明，并且不局限于附图，附图中相同的引用标记表示相同的元件。
图1表示根据本发明实施例的半导体器件的剖视图，该半导体器件包括隧道电介质、浮置栅、掩模以及(隔离)沟槽；
图2表示根据本发明实施例的在沟槽中形成沟槽填充材料后的图1的半导体器件；
图3表示根据本发明实施例的在半导体器件上方形成分离器件后的图2的半导体器件；
图4表示根据本发明实施例的形成界面层和分离元件后的图2的半导体器件；
图5表示根据本发明实施例的形成控制电介质后的图3的半导体器件；以及
图6表示根据本发明实施例的形成控制栅后的图5的半导体器件。
技术人员明白，各图中的元件仅出于简明的目的示出，并不一定依比例绘制。例如，图中一些元件的尺寸可相对于其它元件夸大，以有助于提高对于本发明实施例的理解。
具体实施方式
可以这样形成一种半导体结构：提供半导体衬底，形成覆盖半导体衬底的隧道电介质，形成覆盖第一隧道电介质的浮置栅，在第一浮置栅上方形成多个分离元件，形成覆盖多个预成形分离元件的控制电介质以及形成覆盖控制电介质的控制栅。此外，可以可选地形成覆盖浮置栅的界面层，其中在界面层上方形成多个分离的元件。在一个实施例中，可以通过提供预成形的分离元件并且将预成形分离元件附连至半导体衬底的表面，覆盖界面层，如果有的话，还覆盖浮置栅，在浮置栅的上方形成多个分离元件。通过参考附图可进一步理解更多的细节和替换工艺以及形成的结构。
图1示出半导体器件10(例如，非易失性存储器件)的一部分，具有掩模18、浮置栅16、隧道电介质14以及被图案化形成(隔离)沟槽11的半导体衬底12。半导体衬底12可以是任何半导体材料或者材料的组合，例如砷化镓、硅锗、绝缘体上硅(SOI)、硅、单晶硅等及其组合。在形成沟槽11之前在半导体衬底12上方形成隧道电介质14、浮置栅16以及掩模18。隧道电介质14可以是二氧化硅、无陷阱氮化硅(trap-free silicon nitride)、任何其它适当的绝缘材料或其组合，该组合由热生长、热辅助扩散或淀积(例如，化学气相淀积(CVD))等或其组合形成。在一个实施例中，隧道电介质14具有约5-15纳米间的厚度。在隧道电介质14上方形成的浮置栅16可以是多晶硅、金属(例如，钛)、任何其它传导材料(例如，氮化钛)或其组合。浮置栅16可通过任何淀积工艺形成，例如CVD，并且可以约为50-200纳米厚。
形成浮置栅16后，在半导体器件10上淀积掩模18。掩模18可包括一层或多于一层。在一个实施例中，掩模18可以是硬掩模(hardmask)(例如氮化物)或者光刻胶材料。可利用技术人员公知的常规工艺使掩模18图案化。在一个实施例中，使用掩模18使下面的浮置栅16和隧道电介质14图案化并且刻蚀半导体衬底12，以形成沟槽11。在一个实施例中，使用CF4(干法)刻蚀浮置栅16、隧道电介质14以及半导体衬底12；但也可使用其它化学物品。在另一实施例中，使用湿法刻蚀。沟槽11的侧壁在图1中表示为具有斜度，这是刻蚀工艺的缺陷，并且根据采用的工艺有所不同。在一个实施例中，沟槽11的宽度近似为100至300纳米，并且沟槽11的深度近似为200-500纳米。
如图1所示，由于浮置栅16与沟槽11自对齐，因而浮置栅16间的距离足够大，所以可利用光刻工艺去除浮置栅16间的材料。此外，自对齐避免了由于浮置栅与沟槽11重叠造成的其它问题。不幸的是，降低浮置栅16的宽度使得浮置栅16与沟槽11自对齐降低了栅极耦合比。然而如下所述，可修改浮置栅16的表面形态，通过形成分离的元件增加栅极耦合比。因此显而易见，由于浮置栅宽度造成的栅极耦合比降低通过修改浮置栅16形态造成的栅极耦合比增加得到补偿。
下述浮置栅形态的修改可用于任何浮置栅并且获得益处。从而，如果浮置栅不是自对齐，而是覆盖沟槽，那么形态修改将增加栅极耦合比。
形成沟槽11之后，在半导体器件10上形成沟槽填充材料20。在一个实施例中，利用CVD淀积沟槽填充材料20，但可使用任何其它淀积工艺，例如物理气相淀积(PVD)。沟槽淀积材料20可以是二氧化硅、任何电介质或其组合。在一个实施例中，淀积沟槽填充材料20之后，利用化学机械抛光(CMP)使沟槽填充材料20与掩模18的顶部共面，如图2所示。
平面化沟槽填充材料20之后，利用常规技术去除掩模18。例如，如果掩模18是氮化物，则可使用湿法剥离(例如，磷酸)。接下来，在浮置栅16上形成分离的元件22。分离元件22可以是纳米簇、纳米晶、分离贮存元件、表面增强分离元件等或其组合。分离元件22可以是半导体材料(例如，硅、锗等或其组合)或者传导材料(例如，金属或者金属合金)。从而，分离元件22实际上是传导性的。
分离元件22彼此间隔形成。换言之，分离元件22物理上彼此隔离。在一个实施例中，分离元件22平均至少间隔约10纳米，或者更具体地，平均约为20-40纳米。分离元件22可以不是全部彼此等距。例如，第一分离元件22可与第二分离元件22间隔约11纳米，并且第二分离元件22可与第三分离元件间隔约9纳米，但平均而言，第一、第二和第三分离元件22间隔至少约10纳米。
如图3-6所示，两个或更多分离元件22可彼此合并形成一个大的分离元件23，但所有分离元件22彼此并不物理接触。在一个实施例中，分离元件22具有约5至30纳米间的直径。尽管分离元件22的直径可以变化，但在一个实施例中，这样的变化不超过平均直径的10％。
在一个实施例中，分离元件22与浮置栅16是相同材料(例如，硅)，这阻止了分离元件22的形成。换言之，当分离元件22在由相同材料制成的层上成核时，分离元件22将不合需要地结合并且由于能量原因形成连续的层。从而，为了在制成它们的相同材料上形成分离元件22，分离元件在与浮置栅16的表面接触之前聚集。从而，分离元件22在接触浮置栅16之前预成形。在一个实施例中，分离元件22在含硅前体(precursor)气体高温下的高温分解(即形成气体相核)后在气体/蒸气相中成核。在一个实施例中，该前体是硅烷(SiH4)。所采用的温度应当足够高，以将硅烷分解为气体相的硅原子和氢气。硅原子然后在气体相中成核，并且通过气相淀积和凝结成长。在一个实施例中，硅核的直径大约是5至30纳米。在一个实施例中，采用的温度大于约900摄氏度，并且含硅前体的分压强大于约0.1托。这些温度大于对于硅采用的典型低压化学气相淀积(LPCVD)的温度。在形成纳米晶之后，它们通过静电力被附连至半导体器件10；核对于重力太小，而不能成为引力。淀积工艺的成形、电离、附连步骤可在相同或不同的腔室或者工具中进行。或者，可将颗粒热泳(thermophoretically)淀积至晶片上。在温度梯度中存在的小颗粒从高温区驱动至较冷的区域。例如，在低压环境中，气体原子因为它们较大的动能在较热侧面上以较高速率撞击纳米颗粒，从而将纳米颗粒驱动至较冷的区域。可利用此热泳运动将纳米颗粒从热环境淀积至保存在低得多的温度中的晶片表面上。
在另一实施例中，分离元件22与浮置栅16是不同的材料。例如，分离元件22可以是金属而浮置栅16可以是多晶硅或者相反。在此实施例中为了淀积分离元件22，可在上述的附连之前在气相中形成核，可以通过LPCVD，其中在浮置栅16的表面上形成核，或者通过任何其它工艺，例如PVD或原子层淀积(ALD)。从而，在此实施例中分离元件22不必在气体相中成核。
在又一实施例中，可在浮置栅16上形成界面层17，如图4所示。在一个实施例中，界面层17是电介质，例如二氧化硅。在另一实施例中，界面层17可为传导性的(例如，金属或者金属合金)。界面层17优选地是薄层(例如，约0.5至1nm)，因此它是电气透明的。如果界面层17足够薄，则它可以在后续的高温处理中结合成球，这不应当影响半导体器件10的功能。可在浮置栅16上通过CVD、PVD、ALD、扩散等或其组合形成界面层17，并且利用掩模18将其形成图案，如上对于图1和2的讨论。或者，可在去除掩模18后形成界面层17。在此实施例中，如果界面层17是传导性的，则可利用掩模将其形成图案并去除(未示出)，因此界面层并未电气耦合半导体器件10的区域，这些区域通过沟槽填充材料20彼此电气隔离。如果界面层17是电介质，则不需要去除它。可存在界面层17，以形成与分离元件22和浮置栅16不同材料的层，使得可以利用借助LPCVD的纳米晶淀积；这比淀积分离元件22更加廉价，其中每一核在其接触浮置栅16前在气体相中形成。例如，如果浮置栅16和分离元件22包括硅，则层17可为二氧化硅或者氮化硅。
在另一实施例中，可通过将半导体器件在胶体溶液中浸润将预制分离元件22淀积在半导体器件10上。该胶体溶液可包括溶剂和预制分离元件。在一个实施例中，将湿润催化剂(wetting promoter)添加至胶体溶液，以促进该胶体溶液的均匀分布。
在上面对于图3和4讨论的实施例中，分离元件22通过增加净表面区域来修改浮置栅16的形态。因为界面层17薄，如果存在的话，所以如果界面层17是电介质，则分离材料22不与浮置栅电气隔离。如果界面层17是金属，则分离元件22也不与浮置栅16电气隔离，相反，它们经由界面层17耦合至浮置栅16。通过增加浮置栅16的净表面区域，增大了栅极耦合比。
如图3-4所示，在浮置栅16和由沟槽填充材料20填充的沟槽11上形成分离元件22。没有必要去除沟槽填充材料20上的分离元件22，因为分离元件22并不将浮置栅16彼此耦合或短路。换言之，由于分离元件22物理上彼此隔离，所以可通过消除如果浮置栅16上的分离元件22彼此耦合所需的图案化工艺来简化其它处理。例如，如果使用连续的层，而不是分离元件22，则将需要图案化工艺去除在沟槽填充材料20上形成的连续层的各部分，使得浮置栅16并不短路在一起。
在形成分离元件22之后，在分离元件22上形成控制电介质24，如图5所示。由于分离元件22间的间隙，控制电介质24的各部分将形成在分离元件22之间。控制电介质24将可能具有非平坦的形态，这是由于下面存在的分离元件22造成的。在一个实施例中，控制电介质24可以是绝缘或介质层或者层的堆叠。例如，控制电介质24可以是氧化物-氮化物-氧化物(ONO)叠层(在一个实施例中，氧化物是二氧化硅而氮化物是氮化硅)或者高k(高介电常数)材料。如此处所使用，高k材料是具有大于二氧化硅的介电常数的材料。控制电介质24可以由淀积(例如，CVD、PVD、ALD等或其组合)、热氧化等或其组合形成。
形成控制电介质24之后，在半导体器件10上形成控制电极(控制栅)26。在一个实施例中，控制电极26是多晶硅、金属、任何其它传导材料或其组合。控制电极26可以由CVD、PVD、ALD等或其组合形成。在形成控制电极26之后可执行技术人员公知的常规处理。
到目前为止应当明白，已经提供了一种降低浮置栅尺寸而不显著降低栅极耦合比的制造工艺。浮置栅之间的间隙足够大，可利用制造工艺去除，并且浮置栅的改变的形态将增加器件的栅极耦合比。
在前述说明中，已经参考特定实施例说明了本发明。然而，本领域的普通技术人员明白，在不脱离通过权利要求阐明的本发明范围的情况下可进行各种修改。例如，浮置栅16不必与沟槽11自对齐。因此，说明书与附图将视为说明性的，而不是限制意义，并且所有这样的修改将包括在本发明的范围之内。
上面对于特定实施例说明了益处、其它优势和问题的解决方案。然而，这些益处、优势、问题的解决方案以及使任何益处、优势或解决方案出现或显得更加明显的任何要素将不被视为任何或所有权利要求的关键的、必须的或本质的特征。如此处所使用，术语“包括”或其另外的变形，目的是涵盖非排它性的内容，使得包括一系列要素的过程、方法、物品或装置不仅包括这些要素，而且包括没有明确列出的或这些过程、方法、物品或装置固有的要素。此处使用的术语“一”被定义为一个或者多于一个。此外，说明书与权利要求中的术语“前”、“后”、“顶”、“底”、“上”、“下”等，如果有的话，用于描述性目的，而不一定说明永久的相对位置。应当理解，如此使用的术语在某些情况下可以互换，使得此处说明的本发明实施例能够在与此处解释或说明不同的方位下操作。此处使用的术语“多个”被定义为两个或者多于两个。此处使用的术语“耦合”被定义为连接，但不一定是直接的，也不一定是机械的连接。
Claims (38)
1.一种用于形成半导体结构的方法，包括：
提供半导体衬底；
形成覆盖所述半导体衬底的第一隧道电介质；
形成覆盖所述第一隧道电介质的第一浮置栅；
在所述第一浮置栅上淀积多个预成形的分离元件；
形成覆盖所述多个预成形的分离元件的控制电介质；以及
形成覆盖所述控制电介质的控制栅。
2.权利要求1所述的方法，进一步包括：
在所述半导体衬底中形成隔离沟槽；
利用沟槽填充材料填充所述隔离沟槽；
形成覆盖所述半导体衬底的第二隧道电介质；以及
形成覆盖所述第二隧道电介质的第二浮置栅，其中所述沟槽填充材料处于所述第一浮置栅与所述第二浮置栅之间。
3.权利要求2所述的方法，其中在所述第一浮置栅上淀积所述多个预成形的分离元件进一步包括在所述沟槽填充材料与所述第二浮置栅上淀积所述多个预成形的分离元件。
4.权利要求3所述的方法，其中执行形成所述控制电介质，使得所述控制电介质覆盖所述多个预成形的分离元件，该多个预成形的分离元件覆盖所述第一浮置栅、所述沟槽填充材料以及所述第二浮置栅。
5.权利要求1所述的方法，其中在所述第一浮置栅上淀积所述多个预成形的分离元件进一步包括：
在气体相成核过程中形成所述多个预成形的分离元件中的至少一个，以及
在形成所述多个预成形的分离元件中的所述至少一个之后，将所述多个预成形的分离元件中的所述至少一个附连至所述第一浮置栅上的所述半导体衬底的表面。
6.权利要求5所述的方法，其中在第一腔室中执行所述气体相成核，并且在第二腔室中执行所述附连。
7.权利要求6所述的方法，其中利用从静电力和热泳力构成的组中选择的力执行所述附连。
8.权利要求1所述的方法，其中所述第一浮置栅包括多晶硅。
9.权利要求1所述的方法，所述所述第一浮置栅包括金属。
10.权利要求1所述的方法，其中形成所述控制电介质包括形成覆盖所述多个预成形的分离元件的氧化物层以及形成覆盖所述氧化物层的氮化物层。
11.权利要求1所述的方法，其中形成所述控制电介质包括形成具有高介电常数并覆盖所述多个预成形的分离元件的电介质层。
12.权利要求1所述的方法，其中所述多个预成形的分离元件的特征进一步在于预制的分离元件。
13.权利要求1所述的方法，其中所述多个预成形的分离元件包括纳米晶。
14.权利要求1所述的方法，其中所述多个预成形的分离元件包括分离的贮存元件。
15.权利要求1所述的方法，其中所述多个预成形的分离元件的每一个包括基本传导性材料。
16.权利要求1所述的方法，其中淀积所述多个预成形的分离元件之后，所述多个预成形的分离元件的每一个彼此间隔平均至少10纳米。
17.一种用于形成半导体结构的方法，包括：
提供半导体衬底；
形成覆盖所述半导体衬底的第一隧道电介质；
形成覆盖所述第一隧道电介质的第一浮置栅；
形成覆盖所述第一浮置栅的第一界面层；
在所述第一界面层上形成多个分离元件；
形成覆盖所述多个分离元件的控制电介质；以及
形成覆盖所述控制电介质的控制栅。
18.权利要求17所述的方法，进一步包括：
在所述半导体衬底中形成隔离沟槽；
利用沟槽填充材料填充所述隔离沟槽；
形成覆盖所述半导体衬底的第二隧道电介质；
形成覆盖所述第二隧道电介质的第二浮置栅；以及
形成覆盖所述第二浮置栅的第二界面层，其中所述沟槽填充材料处于所述第一浮置栅与所述第二浮置栅之间。
19.权利要求18所述的方法，其中在所述第一界面层上形成多个分离元件进一步包括在所述沟槽填充材料与所述第二界面层上淀积多个预成形的分离元件。
20.权利要求19所述的方法，其中执行形成所述控制电介质，使得所述控制电介质覆盖所述多个分离元件，该多个分离元件覆盖所述第一浮置栅、所述沟槽填充材料以及所述第二浮置栅。
21.权利要求17所述的方法，其中所述第一浮置栅包括多晶硅与金属之一。
22.权利要求17所述的方法，其中所述多个分离元件包括纳米晶。
23.权利要求17所述的方法，其中所述多个分离元件包括分离贮存元件。
24.权利要求17所述的方法，其中所述多个分离元件的每一个包括基本传导性材料。
25.权利要求17所述的方法，其中利用从低压化学气相淀积(LPCVD)、物理气相淀积(PVD)以及原子层淀积(ALD)构成的组中选择的工艺执行在所述第一界面层上形成所述多个分离元件。
26.权利要求17所述的方法，其中淀积所述多个分离元件之后，所述多个分离元件的每一个彼此间隔平均至少10纳米。
27.权利要求17所述的方法，其中形成覆盖所述第一浮置栅的第一界面层包括形成覆盖所述第一浮置栅的氧化物层。
28.权利要求17所述的方法，其中形成覆盖所述第一浮置栅的第一界面层包括形成覆盖所述第一浮置栅的金属层。
29.一种半导体结构，包括：
半导体衬底；
覆盖所述半导体衬底的第一隧道电介质；
覆盖所述第一隧道电介质的第一浮置栅；
所述第一浮置栅上的多个分离元件，其中所述多个分离元件的每一个彼此间隔；
覆盖所述多个分离元件的控制电介质；以及
覆盖所述控制电介质的控制栅。
30.权利要求29所述的半导体结构，进一步包括覆盖所述第一浮置栅并且在所述多个分离元件之下的界面层。
31.权利要求29所述的半导体结构，进一步包括：
利用沟槽填充材料填充的隔离沟槽；
覆盖所述半导体衬底的第二隧道电介质；以及
覆盖所述第二隧道电介质的第二浮置栅，其中所述沟槽填充材料处于所述第一浮置栅与所述第二浮置栅之间。
32.权利要求31所述的半导体结构，其中所述多个分离元件覆盖所述沟槽填充材料与所述第二浮置栅。
33.权利要求29所述的半导体结构，其中所述第一浮置栅包括多晶硅。
34.权利要求29所述的半导体结构，其中所述第一浮置栅包括金属。
35.权利要求29所述的半导体结构，其中所述多个分离元件包括纳米晶。
36.权利要求29所述的半导体结构，其中所述多个分离元件包括分离贮存元件。
37.权利要求29所述的半导体结构，其中所述多个分离元件的每一个包括基本传导性材料。
38.权利要求29所述的半导体结构，其中所述多个分离元件的每一个彼此间隔平均至少10纳米。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/765,804 US6991984B2 (en) | 2004-01-27 | 2004-01-27 | Method for forming a memory structure using a modified surface topography and structure thereof |
| US10/765,804 | 2004-01-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1906743A true CN1906743A (zh) | 2007-01-31 |
Family
ID=34795568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2004800408068A Pending CN1906743A (zh) | 2004-01-27 | 2004-12-21 | 利用修改的表面形态形成存储器结构的方法及其结构 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6991984B2 (zh) |
| EP (1) | EP1714314A4 (zh) |
| JP (1) | JP2007520078A (zh) |
| KR (1) | KR20070006712A (zh) |
| CN (1) | CN1906743A (zh) |
| WO (1) | WO2005074471A2 (zh) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7102191B2 (en) * | 2004-03-24 | 2006-09-05 | Micron Technologies, Inc. | Memory device with high dielectric constant gate dielectrics and metal floating gates |
| US7927948B2 (en) | 2005-07-20 | 2011-04-19 | Micron Technology, Inc. | Devices with nanocrystals and methods of formation |
| US7619270B2 (en) | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Electronic device including discontinuous storage elements |
| US7112490B1 (en) * | 2005-07-25 | 2006-09-26 | Freescale Semiconductor, Inc. | Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench |
| US7642594B2 (en) * | 2005-07-25 | 2010-01-05 | Freescale Semiconductor, Inc | Electronic device including gate lines, bit lines, or a combination thereof |
| US7582929B2 (en) * | 2005-07-25 | 2009-09-01 | Freescale Semiconductor, Inc | Electronic device including discontinuous storage elements |
| US7619275B2 (en) * | 2005-07-25 | 2009-11-17 | Freescale Semiconductor, Inc. | Process for forming an electronic device including discontinuous storage elements |
| JP2007073969A (ja) * | 2005-09-07 | 2007-03-22 | Samsung Electronics Co Ltd | 電荷トラップ型メモリ素子及びその製造方法 |
| US7592224B2 (en) * | 2006-03-30 | 2009-09-22 | Freescale Semiconductor, Inc | Method of fabricating a storage device including decontinuous storage elements within and between trenches |
| US7667260B2 (en) * | 2006-08-09 | 2010-02-23 | Micron Technology, Inc. | Nanoscale floating gate and methods of formation |
| US7572699B2 (en) * | 2007-01-24 | 2009-08-11 | Freescale Semiconductor, Inc | Process of forming an electronic device including fins and discontinuous storage elements |
| US7838922B2 (en) * | 2007-01-24 | 2010-11-23 | Freescale Semiconductor, Inc. | Electronic device including trenches and discontinuous storage elements |
| US7651916B2 (en) * | 2007-01-24 | 2010-01-26 | Freescale Semiconductor, Inc | Electronic device including trenches and discontinuous storage elements and processes of forming and using the same |
| US8193055B1 (en) | 2007-12-18 | 2012-06-05 | Sandisk Technologies Inc. | Method of forming memory with floating gates including self-aligned metal nanodots using a polymer solution |
| US7723186B2 (en) * | 2007-12-18 | 2010-05-25 | Sandisk Corporation | Method of forming memory with floating gates including self-aligned metal nanodots using a coupling layer |
| US8383479B2 (en) | 2009-07-21 | 2013-02-26 | Sandisk Technologies Inc. | Integrated nanostructure-based non-volatile memory fabrication |
| KR101855169B1 (ko) | 2011-10-13 | 2018-05-09 | 삼성전자주식회사 | 불휘발성 메모리 장치, 불휘발성 메모리 장치의 프로그램 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템 |
| JP2013197411A (ja) * | 2012-03-21 | 2013-09-30 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US9029936B2 (en) | 2012-07-02 | 2015-05-12 | Sandisk Technologies Inc. | Non-volatile memory structure containing nanodots and continuous metal layer charge traps and method of making thereof |
| US8823075B2 (en) | 2012-11-30 | 2014-09-02 | Sandisk Technologies Inc. | Select gate formation for nanodot flat cell |
| US8987802B2 (en) | 2013-02-28 | 2015-03-24 | Sandisk Technologies Inc. | Method for using nanoparticles to make uniform discrete floating gate layer |
| US9331181B2 (en) | 2013-03-11 | 2016-05-03 | Sandisk Technologies Inc. | Nanodot enhanced hybrid floating gate for non-volatile memory devices |
| US9177808B2 (en) | 2013-05-21 | 2015-11-03 | Sandisk Technologies Inc. | Memory device with control gate oxygen diffusion control and method of making thereof |
| US8969153B2 (en) | 2013-07-01 | 2015-03-03 | Sandisk Technologies Inc. | NAND string containing self-aligned control gate sidewall cladding |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3878549A (en) | 1970-10-27 | 1975-04-15 | Shumpei Yamazaki | Semiconductor memories |
| JPH10189778A (ja) * | 1996-12-26 | 1998-07-21 | Sony Corp | 半導体記憶素子およびその製造方法 |
| US5852306A (en) | 1997-01-29 | 1998-12-22 | Micron Technology, Inc. | Flash memory with nanocrystalline silicon film floating gate |
| US6548825B1 (en) * | 1999-06-04 | 2003-04-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device including barrier layer having dispersed particles |
| US6461915B1 (en) | 1999-09-01 | 2002-10-08 | Micron Technology, Inc. | Method and structure for an improved floating gate memory cell |
| JP2001118810A (ja) * | 1999-10-21 | 2001-04-27 | Matsushita Electric Ind Co Ltd | 微粒子の形成方法 |
| KR100756211B1 (ko) * | 2000-05-04 | 2007-09-06 | 비티지 인터내셔널 리미티드 | 나노구조물 |
| US6413819B1 (en) | 2000-06-16 | 2002-07-02 | Motorola, Inc. | Memory device and method for using prefabricated isolated storage elements |
| US20040152260A1 (en) * | 2001-09-07 | 2004-08-05 | Peter Rabkin | Non-volatile memory cell with non-uniform surface floating gate and control gate |
| US6559008B2 (en) * | 2001-10-04 | 2003-05-06 | Hynix Semiconductor America, Inc. | Non-volatile memory cells with selectively formed floating gate |
| US6656792B2 (en) * | 2001-10-19 | 2003-12-02 | Chartered Semiconductor Manufacturing Ltd | Nanocrystal flash memory device and manufacturing method therefor |
| KR100426483B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| US7005697B2 (en) * | 2002-06-21 | 2006-02-28 | Micron Technology, Inc. | Method of forming a non-volatile electron storage memory and the resulting device |
| US7154140B2 (en) * | 2002-06-21 | 2006-12-26 | Micron Technology, Inc. | Write once read only memory with large work function floating gates |
| US6690059B1 (en) * | 2002-08-22 | 2004-02-10 | Atmel Corporation | Nanocrystal electron device |
-
2004
- 2004-01-27 US US10/765,804 patent/US6991984B2/en not_active Expired - Lifetime
- 2004-12-21 WO PCT/US2004/043197 patent/WO2005074471A2/en not_active Application Discontinuation
- 2004-12-21 KR KR1020067015075A patent/KR20070006712A/ko not_active Application Discontinuation
- 2004-12-21 CN CNA2004800408068A patent/CN1906743A/zh active Pending
- 2004-12-21 EP EP04815294A patent/EP1714314A4/en not_active Withdrawn
- 2004-12-21 JP JP2006551086A patent/JP2007520078A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR20070006712A (ko) | 2007-01-11 |
| US20050161731A1 (en) | 2005-07-28 |
| EP1714314A2 (en) | 2006-10-25 |
| WO2005074471A2 (en) | 2005-08-18 |
| JP2007520078A (ja) | 2007-07-19 |
| US6991984B2 (en) | 2006-01-31 |
| WO2005074471A3 (en) | 2005-12-15 |
| EP1714314A4 (en) | 2008-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1906743A (zh) | 利用修改的表面形态形成存储器结构的方法及其结构 | |
| EP1428252B1 (en) | A method for making a semiconductor device having a high-k gate dielectric | |
| US10374040B1 (en) | Method to form low resistance contact | |
| US20120056161A1 (en) | Graphene transistor with a self-aligned gate | |
| US20120235118A1 (en) | Nitride gate dielectric for graphene mosfet | |
| WO2007078590A2 (en) | Silicide layers in contacts for high-k/metal gate transistors | |
| US7923762B2 (en) | Semiconductor device and method of manufacturing the same | |
| US20100163952A1 (en) | Flash Cell with Integrated High-K Dielectric and Metal-Based Control Gate | |
| CN103000669A (zh) | 类金刚石衬底上源漏掩埋型石墨烯晶体管器件和制作方法 | |
| WO2020008076A1 (en) | Method for manufacture of nanostructure electrical devices | |
| US20240105515A1 (en) | Transistors with channels formed of low-dimensional materials and method forming same | |
| CN109841675A (zh) | 垂直纳米线晶体管及其形成方法 | |
| US20160043164A1 (en) | Capacitor and Method of Forming a Capacitor | |
| CN114695347A (zh) | 半导体元件及其制备方法 | |
| CN114038801A (zh) | 半导体装置的形成方法 | |
| CN114068703B (zh) | 晶体管及制备方法 | |
| CN1277302C (zh) | 改善微笑效应的浅沟槽隔离结构的制造方法 | |
| KR20210148794A (ko) | 저차원 재료 및 방법을 사용한 핀 전계 효과 트랜지스터 디바이스 | |
| TW202123312A (zh) | 電晶體及其製作方法 | |
| CN113644111B (zh) | 晶体管及制作方法 | |
| US10269900B2 (en) | Semiconductor film with adhesion layer and method for forming the same | |
| CN106847910A (zh) | 一种GaN基半导体器件及其制备方法 | |
| KR20220170237A (ko) | 이차원 물질을 포함하는 전자 소자 및 그 제조방법 | |
| CN114334795A (zh) | 半导体结构及其形成方法 | |
| CN113644109A (zh) | 晶体管及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |