CN1905366A - 用于动态地改变时钟信号的频率的方法和电路 - Google Patents

Abstract

一种用于动态地改变时钟信号的频率的方法和电路。该方法包括：利用以第二频率工作的第二时钟信号检测以第一频率工作的第一时钟信号的边沿；利用第一时钟信号检测第二时钟信号的边沿；检测第一和第二时钟信号的重合沿；并在检测到重合沿时将第二频率改变成不同于第二频率的第三频率。

Description

用于动态地改变时钟信号 的频率的方法和电路

技术领域

本发明涉及电子电路的领域；更具体地说，本发明涉及一种用于动态地改变时钟信号的频率的方法和电路。

背景技术

现代的集成电路芯片包括集成电路芯片的不同区域中以不同时钟频率工作的电路，并且常常这些电路必须相互发送信号。集成电路芯片的不同区域中的时钟频率相互之间可能是或不是整数比。此外，通常期望在集成电路工作的同时改变一个或多个时钟的频率。目前，完成时钟频率改变的方法需要依赖有关时钟频率比的存储信息，当时钟频率被改变(产生延长的或缩短的转变时钟脉冲)时产生小故障(glitches)，需要全系统复位或以一些方式限制时钟信号的频率，所有这些在许多电路应用中是不期望的。

因此，存在对一种方法和电路的需要，该方法和电路允许进行这样的动态时钟频率改变，其不需要对时钟频率比存储信息的依赖，当时钟频率被改变时不产生小故障，不需要全系统复位或限制时钟信号的频率。

发明内容

本发明的第一方面是：一种方法，包括：利用以第二频率工作的第二时钟信号检测以第一频率工作的第一时钟信号的边沿；利用第一时钟信号检测第二时钟信号的边沿；检测第一和第二时钟信号的重合沿；并在检测到重合沿时将第二频率改变成不同于第二频率的第三频率。

本发明的第二方面是本发明的第一方面，其中所有重合沿是上升沿。

本发明的第三方面是本发明的第一方面，其中所有重合沿是下降沿。

本发明的第四方面是本发明的第一方面，其中第一及第二频率是不同的。

本发明的第五方面是本发明的第一方面，其中第一及第三频率是不同的。

本发明的第六方面是本发明的第一方面，其中第一、第二及第三频率互不相同。

本发明的第七方面是本发明的第一方面，其中第一及第三频率是彼此的完全整数倍。

本发明的第八方面是本发明的第一方面，其中第一频率及第三频率不是彼此的完全整数倍。

本发明的第九方面是本发明的第一方面，进一步地包括：通过对以第四频率工作的第三时钟信号进行分频来产生第一时钟频率，以及通过对以第五频率工作的第四时钟信号进行分频来产生第二时钟信号。

本发明的第十方面是本发明的第九方面，进一步地包括：通过对以第六频率工作的第五时钟信号进行分频来产生第三时钟信号及第四时钟信号。

附图说明

本发明的特性在附加的权利要求中得以阐述。然而，本发明其本身当结合附图阅读时，通过参考下面的说明性实施例的具体实施方式将被更好地理解，其中：

图1是根据本发明的第一实施例，用于动态地改变时钟频率的电路的示意性电路图的例子；

图2A及2B是根据本发明的第一实施例的时钟网络分频电路的示意电路图；

图3是根据本发明的第一实施例的重合时钟边沿检测器电路的示例性示意电路图；

图4是图1的电路的时序图；

图5是根据本发明的第二实施例，用于动态地改变时钟频率的电路的示例性示意电路图；

图6A及6B是根据本发明的第二实施例的时钟网络分频电路的示意电路图；

图7是根据本发明的第二实施例的重合时钟边沿检测器电路的示例性示意电路图；

图8是图5的电路的时序图；以及

图9是根据本发明的第三实施例，用于动态地改变时钟频率的电路的示例性示意电路图。

具体实施方式

图1是根据本发明的第一实施例，用于动态地改变时钟频率的电路的示意性电路图。在图1中，时钟电路100包括连接到重合上升沿检测器电路(CRED)110以及连接到CLK A分频网络115A及CLK B分频网络115B的锁相环电路(PLL)105。CLK A分频网络115A及时钟N分频网络115B的每个被连接到CRED 110。PLL 105包括连接到A时钟分频器125A及B时钟分频器125B的电压控制振荡器(VCO)120。

VOC 120产生被提供给A和B时钟分频器125A及125B的振荡信号(OSC)。时钟分频器125A由OSC产生A时钟信号(CLK A)并将CLK A传递到CRED 110及A时钟分频器115A。B时钟分频器125B产生B时钟信号(CLK B)并将CLK B传递到CRED 110及B时钟分频器115B。CLKA分频网络115A由CLK A产生X时钟信号(CLK X)，Y时钟信号(CLKY)以及延迟的A时钟信号CLK A′，CLK A′被连接到CRED 110。时钟A分频网络115A也在被连接到CRED 110的一个CLK A′周期信号(ACE1)中产生CLK A重合沿。时钟B分频网络115B由CLK B产生L时钟信号(CLK L)，M时钟信号(CLK M)以及延迟的B时钟信号CLK B′，CLK B′被连接到CRED 110。CLK B分频网络115B也在被连接到CRED 110的一个CLK B′周期信号(BCE1)中产生CLK B重合沿。

CRED 110产生ALLROSE A信号，其表明CLK A及由CLK A导出的所有时钟(CLK X及CLK Y)和CLK B，以及由CLK B导出的所有时钟(CLK L及CLK M)刚好具有重合上升沿。ALLROSE A被连接到A时钟分频网络115A。ALLROSE A被置位，直到CLK A的下一个上升沿，并且在CLK A域中是有效的。CRED 110产生ALLROSE B信号，其表明CLK B、由CLK B导出的所有时钟(CLK L及CLK M)、CLK A、和由CLK A导出的所有时钟(CLK X及CLK Y)刚好具有重合上升沿。ALLROSE B被连接到B时钟分频网络115B。ALLROSE B被置位，直到CLK B的下一个上升沿，并且在CLK B域中是有效的。ALLROSE A可被用来调节CLK X、CLK Y频率。ALLROSE B可被用来调节CLK L、CLK M频率。

如图2A、2B、3和4中所示并且如以下所描述的，ACE1提供CLKA上升沿的早期样本，BCE1提供CLK B上升沿的早期样本，ALLROSEA表明CLK A、CLK X、CLK Y、CLK B CLK L及CLK M何时具有重合上升沿，而ALLROSE B表明CLK B、CLK L、CLK M、CLK A、CLK X及CLK Y何时具有重合上升沿。

图2A及2B是根据本发明的第一实施例的时钟网络分频电路的示意电路图。在图2A中，CLK A分频网络115A包括连接到多位寄存器140A的状态逻辑电路135A，以及同样连接到相同的多位寄存器140A的CLK A树145A。CLK A树145A产生多个连接到多位寄存器140A的相应时钟输入的CLK A′信号。由于CLK A树145A中的反相器，CLKA′相对于CLK A被非常轻微地延迟(并且对于彼此来说几乎可忽略)。多位寄存器140A的输出包括CLK X、CLK Y以及ACE1，这些信号被反馈回状态逻辑电路135A。状态逻辑电路135A在两个CLK A′周期信号(ACE2)以及CLK X和CLK Y中产生CLK A重合沿。状态逻辑电路135A以及多位寄存器140A组成A时钟域有限状态机(FSM)，其输出包括信号CLK X、CLK Y以及ACE1。ACE1由ACE2导出，因为多位寄存器140A将ACE2延迟一个CLK A′周期。本领域一名普通技术人员将能如以上所描述设计FSM。

在本例子中，ALLROSE A被连接到状态逻辑电路135A，并且状态逻辑电路135A包括对控制信号CNTFREQA做出响应以改变CLK X或CLK Y的频率的分频电路，但是其仅在ALLROSE A的上升沿响应。

图2B除描述CLK B域之外与图2A相似。在图2B中，CLK B分频网络115B包括连接到多位寄存器140B的状态逻辑电路135B，以及同样连接到多位寄存器140B的相同形式的CLK B树145B。CLK B树145B产生多个连接到多位寄存器140B的相应时钟输入的CLK B′信号。由于CLK B树145B中的反相器，CLK B′相对于CLK B被非常轻微地延迟(并且对于彼此来说几乎可忽略)。多位寄存器140A的输出包括CLK L、CLK M以及BCE1，这些信号被反馈回状态逻辑电路135B。状态逻辑电路135B在两个CLK B′周期信号(BCE2)以及CLKL和CLK M中产生CLK B重合沿。状态逻辑电路135B以及多位寄存器140B组成B时钟域有限状态机(FSM)，其输出包括信号CLK L、CKLM以及BCE1。因为多位寄存器140B延迟BCE2一个CLK B′周期，BCE1由BCE2导出。

在本例子中，ALLROSE B被连接到状态逻辑电路135B，并且状态逻辑电路135B包括对控制信号CNTFREQB做出响应以改变CLK L或CLK M的频率的分频电路，但是其仅在ALLROSE B的上升沿响应。

图3是根据本发明的第一实施例的重合时钟脉冲边沿检测器电路的示例性示意电路图。图3中，CRED 110包括延迟元件DELAY1及DELAY2、与门A1、A2及A3、反相器11、12、13及14，以及上升沿触发的触发器F1、F2、F3、F4、F5及F6。

CLK A被连接到DELAY1的输入、触发器F2的时钟输入以及触发器F4的数据输入。CLK B被连接到DELAY2的输入端、触发器F5的时钟输入以及触发器F1的数据输入。CLK A′被连接到触发器F3的时钟输入以及CLK B′被连接到触发器F6的时钟输入。DELAY 1的输出被连接到反相器I1的输入。反相器I1的输出被连接到反相器I2的输入及触发器F5的数据输入。反相器I2的输出被连接到触发器F1的时钟输入。DELAY 2的输出被连接到反相器I3的输入。反相器I3的输出被连接到反相器I4的输入及触发器F2的数据输入。反相器I4的输出被连接到触发器F4的时钟输入。ACE1及BCE2被连接到与门A3的相应输入，并且与门A3的输出被连接到触发器F3及F6的数据输入。触发器F1、F2及F3的数据输出被连接到与门A1的相应输入。与门A1的输出为信号ALLROSE A。触发器F4、F5及F6的数据输出被连接到与门A2的相应输入。与门A2的输出为信号ALLROSE B。

在第一例子中，当K1及K2为任何独立正整数时，如果CLK A为OSC/K1并且如果CLK B等于OSC/K2，则DELAY1及DELAY2为信号OSC的一个周期的期间的大约四分之一。在第二例子中，当K1及K2为任何独立的大于或等于2的完全正整数时，如果CLK A为OSC/K1并且如果CLK B等于OSC/K2，DELAY1及DELAY2为信号OSC的一个周期的期间的大约一半。

操作中，触发器F1利用CLK A的延迟上升沿捕获CLK B，而触发器F2利用CLK A的上升沿捕获被延迟并反相的CLK B。当触发器F1锁存1且触发器F2锁存1时，CLK B的上升沿已被CLK A的上升沿捕获。触发器F4利用CLK B的延迟上升沿捕获CLK A，而触发器F5利用CLK B的上升沿捕获延迟并反相的CLK A。当触发器F4锁存1并且触发器F5锁存1时，CLK A的上升沿已被CLK B的上升沿捕获。

仅当ACE1和BCE1两者都为1时，与门A3的输出为1。当图2A的FSM检测到CLK X并且CLK Y在一个CLK A周期内将有重合上升沿时，ACE1才可以为1。当图2B的FSM检测到CLK L并且CLK M在一个CLK B周期内将有重合上升沿时，BCE1才可以为1。触发器F3和F6两者都锁存来自与门A3的数据。

因此，仅当ALLROSE A及ALLROSE B有重合上升沿时，所有时钟域(例如，CLK A、CLK X、CLK Y、CLK B、CLK L及CLK M)的全部时钟都有重合上升沿。

通过测量具有重合上升沿的ALLROSE A及ALLROSE B之间的期间，可以确定ALLROSE A以及ALLROSE B重合上升沿的下一个出现，并且任何或所有时钟频率(在本例中，CLK X、CLK Y、CLK L以及CLK M)可在没有额外的短或长脉冲或数据小故障的情况下，经由CNTFRQA及CNTFRQB改变(见图2A及2B)。

应该理解，多位寄存器140A(见图2A)的触发器锁存ACE1，并且状态逻辑电路135A(见图2A)可从A时钟网络分频器115A(见图1)移动到CRED 110(见图1)。同样，多位寄存器140B(见图2B)的触发器锁存BCE1并且状态逻辑电路135A(见图2A)可从B时钟网络分频器115B(见图1)移动到CRED 110(见图1)。

可选地，触发器F3及F6(见图3)可被从CRED 110(见图1)移动到相应的A时钟分频网络115A(见图1)及B时钟分频网络115B(见图1)。

图4是图1的电路的时序图。图4的时序图是几乎无限数量的时钟频率改变情况中的仅仅示例性情况之一。图4中，CLK Y及CLK X自CLK A分频而来，而CLK L及CLK M自CLK B分频而来。最初，CLKA、CLK B、CLK X、(CLK Y及CLK L)以及CLK M以不同频率工作，而CLK Y与CLK L以相同频率工作。CLK A、CLK B、CLK X、CLK Y、CLK L及CLK M第一次具有重合上升沿是在时刻T1处。CLKA、CLK B、CLK X、CLK Y、CLK L及CLK M第二次具有重合上升沿是在时刻T2处，在该时刻CLK X及CLK M的频率被改变并且CLKX、CLK Y、CLK L及CLK M是相同的频率。此后，CLK A、CLK B、CLK X、CLK Y、CLK L及CLK M在时刻T3、T4...等具有重合上升沿。所有的时钟占空比被图解为50％。当时钟被改变时，保持50％占空比的唯一要求是CLK A及CLK B两者的占空比都是50％。可利用其他的占空比。

虽然本发明的第一实施例利用重合上升时钟沿，然而本发明的第二实施例利用重合下降时钟沿。

图5是根据本发明的第二实施例，用于动态地改变时钟频率的电路的示例性示意电路图。图5中，时钟电路200类似于图1的时钟电路100，除了CRIED 110被替换为重合下降沿检测器(CFED)210，CLKA分频网络115A被替换为CLK A分频网络215A，CLK B分配器网络115B被替换为CLK B分频网络215B，而且CFED 210产生ALLFELL A及ALLFELL B信号代替ALLROSE A及ALLROSE B信号，然而CLKA分频网络215A和CLK B分频网络215B响应ALLFELL A及ALLFELL B的上升沿。

图6A及6B是根据本发明的第二实施例的时钟网络分频电路的示意电路图。图6A中，CLK A分频网络215A类似于图2A的CLK A分频网络115A，除了图2A的多位寄存器140A被替换为具有反相的时钟输入的多位寄存器240A，状态逻辑电路135A被替换为状态逻辑电路235A以及ALLROSE A被替换为ALLFELL A。同样，由状态逻辑电路235A和多位寄存器240A组成的FSM被更改成在下降沿而不是在上升时钟沿改变状态。

图6B中，CLK B分频网络215B类似于图2B的CLK B分频网络115B，除了图2B的多位寄存器140B被替换为具有反相的时钟输入的多位寄存器240B，状态逻辑电路135B被替换为状态逻辑电路235B以及ALLROSE B被替换为ALLFELL B。同样，由状态逻辑电路235B和多位寄存器240B组成的FSM被更改成在下降沿而不是在上升时钟沿时改变状态。

图7是根据本发明的第二实施例的重合时钟沿检测器电路的示例性示意电路图。图7中，CFED 210类似于图3的CRED 110，除了图3的触发器F1、F2、F3、F4、F5及F6分别被替换为触发器F7、F8、F9、F10、F11及F12，其所有触发器都有反相的时钟输入，图3的与门A1及A2被替换为相应的或非门N1及N2，其输出分别为ALLFELL A及ALLFELL B。

图8是图5的电路的时序图。图8的时序图类似于图4的时序图，除了时刻T1、T2、T3...等等发生在CLK A、CLK X、CLK Y、CLK B、CLK L、CLK M的重合下降沿及ALLFELL A及ALLFELL B的重合上升沿。

图9是根据本发明的第三实施例，用于动态地改变时钟频率的电路的示例性示意电路图。图9中，CRED 310包括延迟元件DELAY1、DELAY2以及DELAY3、与门A4、A5、A6及A7，反相器11、12、13 14、15及16，以及边沿触发的触发器F13、F14、F15、F16、F17、F18、F19、F20、F21、F22、F23、F24、F25、F26及F27。

CLK A被连接到DELAY1的输入、触发器F13及F15的时钟输入以及触发器F19及F24的数据输入。CLK B被连接到DELAY2的输入、触发器F18及F20的时钟输入以及触发器F14及F26的数据输入。CLK C被连接到DELAY3的输入、触发器F23及F25的时钟输入以及触发器F16及F21的数据输入。

CLK A′被连接到触发器F17的时钟输入，CLK B′被连接到触发器F22的时钟输入以及CLK C′被连接到触发器F27的时钟输入。

DELAY 1的输出被连接到反相器I1的输入。反相器I1的输出被连接到反相器I2的输入以及触发器F18及F23的数据输入。反相器I2的输出被连接到触发器F14及F16的时钟输入。DELAY2的输出被连接到反相器I3的输入。反相器I3的输出被连接到反相器I4的输入以及触发器F13及F25的数据输入。反相器I4的输出被连接到触发器F19及F21的时钟输入。DELAY3的输出被连接到反相器I5的输入。反相器I5的输出被连接到反相器I6的输入以及触发器F15及F20的数据输入。反相器I6的输出被连接到触发器F24及F26的时钟输入。

ACE1、BCE1及CCE1被连接到与门A7的相应输入，并且门A7的输出被连接到触发器F17、F22及F27的数据输入。

触发器F13、F14、F15、F16及F17的数据输出被连接到与门A4的相应输入。与门A4的输出为信号ALLROSE A。触发器F18、F19、F20、F21及F22的数据输出被连接到与门A5的相应输入。与门A5的输出为信号ALLROSE B。触发器F23、F24、F25、F26及F27的数据输出被连接到与门A6的相应输入。与门A6的输出为信号ALLROSE C。类似于上文所描述的用于产生CLK A、CLK B、CLK A′、CLK B′、ACE1、BCE1(及ACE2及BCE2)的电路，本领域一名普通技术人员将能设计用于产生CLK C、CLK C′及CCE1(及CCE2)的电路。

利用重合上升时钟沿描述本发明的第三实施例。本领域一名普通技术人员可以将图9的电路修改成在重合下降时钟沿工作。

通过根据本发明第四实施例的用于设计N时钟域时钟电路的算法，可更容易地理解N个时钟域1到N的更一般的情况，该实施例虽然用重合上升时钟沿来描述，其可由本领域一名普通技术人员更改成利用重合下降时钟沿。

对于N时钟的重合上升沿检测器，将有被标明ALLROSE1到ALLROSEN的N个输出。每个ALLROSE信号将是(2*(N-1)+1)个触发器的Q输出的逻辑与。将触发器的时钟输入标明为C1、C2、C3到CN。在时间上首先到达的N个时钟的每个具有三个版本，即无延迟时钟(CLK 1到CLK N)，延迟且反相的时钟CLK 1D、CLK 2D、CLK3D到CLK ND)，以及来自时钟分频网络中的时钟树的延迟时钟(CLK 1′、CLK 2′、CLK 3′直到CLK N′)。每个时钟域有其驱动的FSM。这些FSM将时钟分频以产生每个时钟的一些其他整数分频。FSM也分别产生信号1CE2、2CE2、3CE2到NCE2，其表明其将来的两个时钟周期、其产生的所有时钟都将有重合上升沿。

每个信号1CE2、2CE2、3CE2到NCE被连接到分别由CLK 1′、CLK 2′、CLK 3′到CLK N′提供时钟的触发器的数据输入，这样我们现在有N个信号，其表明每个相应的FSM在其相应的时钟周期之一中在其输出端将产生所有上升沿。这些N触发器可像设置在重合沿检测器内那样容易地设置在每个相应的FSM内。通过将N个触发器输出相与，产生信号P。P由N个触发器采样，每个由相应的信号CLK1′、CLK2′、CLK3′到CLK N′提供时钟。N个触发器的输出被连接到产生ALLROSE1、ALLROSE2、ALLROSE3到ALLROSE N信号的与逻辑。事实上，其输入为P的每个触发器为公式(2*(N-1)+1)中的“+1”触发器。图3中，这些是触发器F3及F6。图5中，这些是触发器F9及F12。图9中，这些是触发器F17、F22及F27。通常，“+1”触发器是那些其数据输入被连接到进行了与运算的1CE1到NCE1信号的触发器。

其他2*(N-1)个触发器如下：对于每个时钟域，将有(N-1)对触发器。每对触发器处理来自其他时钟域的信息，这就是为什么存在(N-1)对。在每对内，一个触发器的时钟输入被连接到非延迟的时钟，而另一个触发器的时钟输入被连接到延迟的时钟。输入的每对触发器的数据输入将是另一个时钟，或另一个延迟且反相的时钟，使得每个触发器既接收时钟又接收延迟的时钟。所有这些2*(N-1)个触发器的输出被连接到产生ALLROSE信号的与逻辑的2*(N-1)个其他输入。

算法上：

For I＝1 to N

建立一个触发器，其时钟为I′并且其D输入为P

For J＝1 to N

如果I＝J，跳到下一个J

建立一个触发器，其D输入为延迟的并且反相的J时钟并且其时钟输入为I时钟

建立另一个触发器，其D输入为J时钟并且其时钟输入为延迟的I时钟

NextJ

ALLROSEI＝上面所建立的所有触发器输出的与结果

for该I的值

NextI

因此，本发明的实施例提供了一种方法和电路，该方法和电路允许动态时钟频率改变，其不需要依赖于时钟频率比的存储信息，当时钟频率被改变时不产生小故障，不需要全系统的复位或限制时钟信号的频率。

为了本发明的理解，上面给出了本发明的实施例的描述。可以理解，本发明不局限于此处所描述的具体的实施例，在没有背离本发明的范围的情况下，本领域技术人员能够想到各种修改、重新调整及替换。因此，下面的权利要求意图涵盖所有这类如属于本发明的真正实质和范围的修改及改变。

Claims (30)

1.一种方法，包括：

利用以第二频率工作的第二时钟信号检测以第一频率工作的第一时钟信号的边沿；

利用所述第一时钟信号检测所述第二时钟信号的边沿；

检测所述第一及所述第二时钟信号的重合沿；和

当检测到所述重合沿时将所述第二频率改变成不同于所述第二频率的第三频率。

2.根据权利要求1的方法，其中所有所述重合沿是上升沿。

3.根据权利要求1的方法，其中所有所述重合沿是下降沿。

4.根据权利要求1的方法，其中所述第一及所述第二频率是不同的。

5.根据权利要求1的方法，其中所述第一及所述第三频率是不同的。

6.根据权利要求1的方法，其中所述第一、所述第二及所述第三频率互不相同。

7.根据权利要求1的方法，其中所述第一及第三频率是彼此的完全整数倍。

8.根据权利要求1的方法，其中所述第一及第三频率不是彼此的完全整数倍。

9.根据权利要求1的方法，进一步地包括：

通过对以第四频率工作的第三时钟信号进行分频来产生所述第一时钟频率，以及通过对以第五频率工作的第四时钟信号进行分频来产生所述第二时钟信号。

10.根据权利要求9的方法，进一步地包括：

通过对以第六频率工作的第五时钟信号进行分频来产生所述第三时钟信号及所述第四时钟信号。

11.一种方法；包括：

将第一时钟信号分成第一时钟信号生成集，所述第一时钟信号生成集具有至少两个时钟信号；

将所述第一时钟信号生成集中的至少一个时钟信号分成一个或多个第二时钟信号生成集，每个第二时钟信号生成集具有一个或多个时钟信号；以及

仅当所述第一和第二时钟信号生成集的所述全部时钟信号具有重合沿时，将所述第二时钟信号生成集的一个或多个时钟信号的频率改变成改变的频率。

12.根据权利要求11的方法，其中所有所述重合沿是上升沿。

13.根据权利要求11的方法，其中所有所述重合沿是下降沿。

14.根据权利要求1的方法，其中所述第一时钟信号生成集的至少一个时钟信号的至少一个频率与所述改变的频率的至少一个频率为彼此的完全整数倍。

15.根据权利要求1的方法，其中所述第一时钟信号生成集的至少一个时钟信号的至少一个频率与所述改变的频率的至少一个频率不是彼此的完全整数倍。

16.一个电路，包括：

重合沿检测器电路，其适于检测第一时钟信号集与第一导出时钟信号集、第二时钟信号与第二导出时钟信号集的时钟信号的重合沿，并且适于当所述第一时钟信号、所述第二时钟信号、所述第一导出时钟信号集的全部时钟信号以及所述第二导出时钟信号集的全部时钟信号具有重合沿时，产生第一重合沿检测信号及第二重合沿检测信号；

连接到所述重合沿检测器电路的第一时钟分频网络，所述第一时钟分频网络适于使得能够响应所述第一重合时钟沿检测信号而改变所述第一导出时钟信号集的时钟信号的频率；以及

连接到所述重合沿检测器电路的第二时钟分频网络，所述第二时钟分频网络适于使得能够响应所述第二重合时钟沿检测信号而改变所述第二导出时钟信号集的时钟信号的频率。

17.根据权利要求16的电路，其中所述第一时钟信号、所述第二时钟信号、所述第一导出时钟信号集的所有时钟信号以及所述第二时钟信号集的所有时钟信号的重合沿全部是上升沿或全部是下降沿。

18.根据权利要求16的电路，其中：

所述第一时钟分频网络包括适于由所述第一时钟信号产生所述第一导出时钟信号集的第一有限状态机；以及

所述第二时钟分频网络包括适于由所述第二时钟信号产生所述第二导出时钟信号集的第二有限状态机。

19.根据权利要求18的电路，其中：

所述第一有限状态机包括连接到第一多位寄存器的第一组状态逻辑电路；以及

所述第二有限状态机包括连接到第二多位寄存器的第二组状态逻辑电路。

20.根据权利要求18的电路，其中：

所述第一时钟分频网络包括连接在所述第一时钟信号及所述第一多位寄存器之间的第一时钟树；及

所述第二时钟分频网络包括连接在所述第二时钟信号及所述第二多位寄存器之间的第二时钟树。

21.根据权利要求16的电路，其中：

所述重合沿检测器电路包括边沿触发的触发器，并且所述第一时钟信号、所述第二时钟信号、延迟的第一时钟信号、延迟的第二时钟信号、指示所述第一和第二时钟信号的重合沿将在一个第一时钟周期和一个第二时钟周期内发生的信号的状态被分别锁存在所述边沿触发的触发器内。

22.根据权利要求20的电路，其中所述第一时钟信号、所述第二时钟信号、所述第一导出时钟信号集的所有时钟信号以及所述第二导出时钟信号集的所有时钟信号的重合沿全部是上升沿或全部是下降沿。

23.根据权利要求16的电路，其中所述重合沿检测器包括N个时钟域、N个第一触发器、N(N-1)个第二触发器、N(N-1)个第三触发器、N个与门、以及具有N个输入的CE信号与门，所述N至少是2，并且其中对于I＝1、2、...N：

所述第一触发器I具有连接到时钟树信号I的第一时钟输入以及连接到信号P的数据输入，所述时钟树信号I是其输入为时钟信号I的时钟树的输出；

对于J＝1、2、...、N，J不等于I，所述第二触发器J具有连接到反相并延迟的时钟信号J的数据输入，而第二时钟输入被连接到所述时钟信号I，所述第三触发器J具有连接到非反相且非延迟的时钟信号J的数据输入，和连接到延迟的时钟信号I的第三时钟输入；

所述与门I的每个输入被连接到所述第一触发器I的输出，连接到相应于所述触发器I的所述第二触发器J的输出，以及连接到相应于所述触发器I的所述第三触发器J的输出，每个与门I的输出为表明全部所述N个时钟域具有重合上升沿或表明全部所述N个时钟域具有重合下降沿的信号；以及

所述CE信号与门的每个输入被连接到N个CE信号的不同CE信号，所述CE信号I表明所述时钟树信号I的边沿出现在所述时钟信号I的一个周期内。

24.一种方法，包括：

提供重合沿检测器电路，其适于检测第一时钟信号集与第一导出时钟信号集、第二时钟信号与第二导出时钟信号集的时钟信号的重合沿，并且适于当所述第一时钟信号、所述第二时钟信号、所述第一导出时钟信号集的全部时钟信号以及所述第二导出时钟信号集的全部时钟信号具有重合沿时，产生第一重合沿检测信号及第二重合沿检测信号；

将第一时钟分频网络连接到所述重合沿检测器电路，所述第一时钟分频网络适于使得能够响应所述第一重合时钟沿检测信号而改变所述第一导出时钟信号集的时钟信号的频率；以及

将第二时钟分频网络连接到所述重合沿检测器电路，所述第二时钟分频网络适于使得能够响应所述第二重合时钟沿检测信号而改变所述第二导出时钟信号集的时钟信号的频率。

25.根据权利要求24的方法，其中所述第一时钟信号、所述第二时钟信号、所述第一导出时钟信号集的所有时钟信号以及所述第二时钟信号集的所有时钟信号的重合沿全部是上升沿或全部是下降沿。

26.根据权利要求24的方法，其中：

所述第一时钟分频网络包括适于由所述第一时钟信号产生所述第一导出时钟信号集的第一有限状态机；以及

所述第二时钟分频网络包括适于由所述第二时钟信号产生所述第二导出时钟信号集的第二有限状态机。

27.根据权利要求26的方法，其中：

所述第一有限状态机包括连接到第一多位寄存器的第一组状态逻辑电路；以及

所述第二有限状态机包括连接到第二多位寄存器的第二组状态逻辑电路。

28.根据权利要求27的方法，其中：

所述第一时钟分频网络包括连接在所述第一时钟信号及所述第一多位寄存器之间的第一时钟树；及

所述第二时钟分频网络包括连接在所述第二时钟信号及所述第二多位寄存器之间的第二时钟树。

29.根据权利要求24的方法，其中：

所述重合沿检测器电路包括边沿触发的触发器，并且所述第一时钟信号、所述第二时钟信号、延迟的第一时钟信号、延迟的第二时钟信号、指示所述第一和第二时钟信号的重合沿将在一个第一时钟周期和一个第二时钟周期内发生的信号的状态被分别锁存在所述边沿触发的触发器内。

30.根据权利要求28的方法，其中所述重合沿检测器包括N个时钟域、N个第一触发器、N(N-1)个第二触发器、N(N-1)个第三触发器、N个与门、以及具有N个输入的CE信号与门，所述N至少是2，并且其中对于I＝1、2、...N：

所述第一触发器I具有连接到时钟树信号I的第一时钟输入以及连接到信号P的数据输入，所述时钟树信号I是其输入为时钟信号I的时钟树的输出；

对于J＝1、2、...、N，J不等于I，所述第二触发器J具有连接到反相并延迟的时钟信号J的数据输入，而第二时钟输入被连接到所述时钟信号I，所述第三触发器J具有连接到非反相且非延迟的时钟信号J的数据输入，和连接到延迟的时钟信号I的第三时钟输入；

所述与门I的每个输入被连接到所述第一触发器I的输出，连接到相应于所述触发器I的所述第二触发器J的输出，以及连接到相应于所述触发器I的所述第三触发器J的输出，每个与门I的输出为表明全部所述N个时钟域具有重合上升沿或表明全部所述N个时钟域具有重合下降沿的信号；以及

所述CE信号与门的每个输入被连接到N个CE信号的不同CE信号，所述CE信号I表明所述时钟树信号I的边沿出现在所述时钟信号I的一个周期内。

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