CN1898869A

CN1898869A - 负载－感知电路设置

Info

Publication number: CN1898869A
Application number: CNA2004800384951A
Authority: CN
Inventors: 罗希尼·克里希男; 林兹·I.M.P.·迈耶
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2003-12-23
Filing date: 2004-12-08
Publication date: 2007-01-17
Also published as: US7741866B2; WO2005064796A1; US20070115026A1; EP1700377A1; JP2007517450A

Abstract

本发明涉及一种电路设置和控制该电路设置的功耗的方法，其中确定施加在电路部件上的负载，并响应于确定结果而调节电路部件的驱动能力。特别是，根据潜在负载来调整电路部件使其具有恰好足够的驱动能力，所述潜在负载可以通过检查加载到电路设置的结构信息来确定。用于足够驱动的调整可以通过改变电路部件的尺寸或数量、或者通过调节电路元件的阈值电压、或者通过执行这两者来实现。由此，当在低于最坏情况负载的负载下驱动电路部件时，可以减少功耗。

Description

负载-感知电路设置

本发明涉及一种电路设置，其包括至少一个电路部件，在该电路部件上施加负载，所述负载在该电路设置的工作期间可以改变。此外，本发明还涉及一种控制这种电路设置，例如现场可编程门阵列(FPGA)的功耗的方法。

与专用集成电路(ASIC)不一样，FPGA可以根据加载的结构比特流而执行不同的功能。FPGA内部的电路部件，如缓冲器、逻辑门、连接盒、开关盒等，根据其构造而具有不同的输入负载(扇入)和输出负载(扇出)，所述构造由加载到FPGA中的结构比特流来确定。FPGA电路设计中的常规方法总是针对最坏情况下的负载来设计部件。这在ASIC设计中是合理的，其中在布局布线阶段之后从布图中可以确定准确的负载。

与之相反，对于FPGA，这种方法可能导致过度设计的部件，这是因为对于特定结构来说被部件驱动或输送给该部件的实际负载可能比最坏情况的负载小很多。

文献US 2002/0141234公开了一种用于减少亚微米IC器件中的泄漏电流的结构，其中使用额外构造的存储单元来控制连接在电源和地之间的一系列晶体管。这一系列晶体管以待机方式截止，以减少泄漏电流。因此额外构造信息用于减少待机功耗，而不是减少有效功耗。因此，这种方法仍然受到与过度设计的部件相关的大电容的费用问题的困扰，所述过度设计的部件被设计来驱动最坏情况的负载。

因此，本发明的目的是提供一种控制功耗的电路设置和方法，借助其可以至少减少部件的过度设计。

通过权利要求1中所述的电路设置和权利要求11中所述的方法实现了这个目的。

相应地，通过根据潜在的负载来制作部件使其具有恰好足够的驱动能力，来解决了过度设计的问题，其中潜在的负载是通过检查施加在至少一个电路部件上的实际负载来确定的。由此，在从极低到最坏情况负载范围内的不同负载情况下，部件设计可以适合于最低的功率-延迟-乘积。这个方案还可以适用于部件工作的待机模式，以减少待机泄漏。

确定装置可以被构造成为根据加载到该电路设置的结构信息来确定负载。特别是，这个结构信息可以储存在结构存储器中。作为例子，结构信息可以包括限定至少一个部件的输入负载和输出负载中的至少一个的结构比特流。由此，例如在FPGA或其它可构造电路设置中使用的结构信息可用于调节单独部件的驱动能力，由此通过调整部件以便为所选择的结构提供足够的驱动能力来优化功耗。

特别是，调节装置可以构成为改变至少一个部件的缓冲器尺寸或缓冲器数量。这可以通过响应于确定装置而导通或关断单独缓冲器或缓冲器部分来实现。作为例子，至少一个控制信号可以由调节装置产生，用于导通或关断缓冲器或缓冲器部分。因此，可以获得可编程结构，当较小的负载施加于部件时，该结构可以根据负载或结构而适合于增益速度和/或安全能量。具体地说，可以从由确定装置得到的选择信号的最高有效位信号得到控制信号。在这种情况下，从例如FPGA的结构存储器输送的选择信号可以直接用于将轨迹(track)缓冲器切换到待机模式。这导致有效能量消耗的相当大的减少。以用于缓冲器的小的面积为代价而获得了这种减少。

根据本发明的另一方案，调节装置可以构成为改变电路设置的电路元件的阈值电压。这可以通过响应于确定装置而改变至少一个偏置电压来实现。通过施加偏置电压，缓冲器可以保持尺寸较小，并因此可以具有较低的功率-延迟-乘积和更快的速度。因此，根据实际的结构，可以在相同或更高速度下对于最低功率-延迟-乘积使缓冲器最佳化。

在从属权利要求中限定了进一步有利的进展。

下面将参照附图在优选实施例的基础上更详细地介绍本发明，其中：

图1示出其中可以实施本发明的FPGA的结构的示意图；

图2A示出在FPGA中使用的常规连接盒；

图2B示出在FPGA中使用的缓冲器驱动扇出路径；

图3示出根据第一优选实施例的结构感知(aware)连接盒；

图4示出根据第二优选实施例的结构感知缓冲器电路；

图5示出在第二优选实施例中使用的可编程缓冲器部分的更详细的示意图；

图6和7示出对于不同负载范围、对于常规的和根据第二优选实施例的可编程缓冲器的延迟与容性负载的关系的示意图；

图8和9示出对于不同负载范围、对于常规的和根据第二优选实施例的可编程缓冲器的功率-延迟-乘积与容性负载的关系的示意图；

图10示出根据第三优选实施例的具有变化的阈值电压的缓冲器电路；

图11和12示出在不同容性负载下对于不同偏置电压的标准化延迟的示意图；

图13和14示出在不同容性负载下对于不同偏置电压的标准化功率-延迟-乘积的示意图。

下面将在如图1所示的示例性FPGA电路设置的基础上介绍优选实施例。

根据图1，FPGA电路设置包括逻辑块20、输入/输出块(未示出)和可编程布线。在本例中，示出了所谓的岛状FPGA，其中逻辑块20在所有四个侧面上都被预先制造的布线段10包围。逻辑块20的输入或输出端子可以经过可编程开关的连接块连接到布线段10上，布线段10包括在与逻辑块20相邻的沟道中的多个路由布线。在水平和垂直沟道的每个交叉点上，设置开关盒30。由此，通过对开关盒30进行编程可以配置FPGA互连，以实现预定的电路结构。

图2A示出用于将逻辑块20连接到图1的布线段10上的连接盒。根据图2A，布线段10的路由布线301经过轨迹缓冲器304和由选择信号S0、S1控制的多路复用电路60而连接到逻辑块20的输入端口，所述选择信号S0、S1是从加载到FPGA的结构信息获得的，并且可以储存在各个存储单元中，例如静态随机存取存储器(SRAM)单元302。根据二进制选择信号S0和S1的逻辑电平的组合，将轨迹缓冲器304的输出之一连接到逻辑块20的输入端口。

图2B示出图1的开关盒30之一的内部部分或者FPGA中的任何其它扇出节点的示意图。缓冲器304用于驱动由各个选择信号CM1-CM4控制的可编程开关S1-S4，所述选择信号CM1-CM4从加载到FPGA的结构信息获得。

图1中所示的连接盒的这种缓冲器304和图2所示的扇出路径和/或开关盒30大量地设置在FPGA上。因此，希望减少这些部件中消耗的能量，以实现FPGA消耗的总能量的减少。减少能量在FPGA中尤其重要，这是因为在FPGA和ASIC的能耗之间存在三个数量级的差异。

因此建议根据潜在的负载来调整FPGA的部件，以便具有恰好足够的驱动能力，而潜在的负载可以通过检查结构信息来确定。

根据第一和第二优选实施例，可以通过改变缓冲器304的尺寸和/或数量来实现为足够驱动能力进行的调整。特别是，根据施加于部件或部件必须驱动的潜在负载来改变驱动能力或驱动强度。

图3示出了根据第一优选实施例的图2A的连接盒30的建议修改形式，其中从结构存储器输送来的选择信号S0和S1直接用于控制轨迹缓冲器304，例如用于将它们设置为待机模式。这可以通过提供用于将轨迹缓冲器304与电源端子断开的可控开关元件，例如晶体管元件来实现。

在图3所示的本例中，只有选择信号的最高有效位信号S1用于控制开关元件305，其中通过使MSB选择信号S1反相而将图3的上部两个开关元件切换到下部两个开关元件的相反状态。由此，根据多路复用电路的选择，使左边两个或右边两个轨迹缓冲器304进入待机状态。当多路复用器的MSB选择信号S1高时，两个最有效轨迹缓冲器304导通，而当选择信号S1低时，两个最无效轨迹缓冲器导通。通过使未使用的轨迹缓冲器进入待机状态，可以实现有效能耗的减少。此外，只使用MSB选择信号来使轨迹缓冲器进入待机状态，这提供了在绝对没有面积开销的情况下能耗较少的优点。然而，在这种情况下，不是所有的未用轨迹缓冲器都截止，而是只有总数一半的缓冲器截止。如果要使所有未用轨迹缓冲器都截止，则可以提供一个专用解码电路，用于对选择信号S0和S1进行解码，从而以只有使用的轨迹缓冲器保持在有效状态的方式来提供用于开关元件305的控制信号，所述使用的轨迹缓冲器即通过多路复用器切换的信号线的轨迹缓冲器。

在没有面积开销的情况下对于具有4∶1多路复用器的0.13μmCMOS技术的连接盒来说，使用MSB选择而不使用解码电路已经使有效能量减少11.2％。对于更大的多路复用器来说，可以实现甚至更大的减少。使用多路复用器的选择信号本身作为用于使轨迹缓冲器304与电源断开的控制信号，这提供了以下附加优点：当连接盒30中的一些缓冲器304截止时，防止了由于浮置节点产生的噪声。

图4示出根据第二优选实施例的缓冲器304的可编程结构。可编程缓冲器304由总是处于有效状态的两个小反相器3040构成。其余缓冲器级或缓冲器部分3041-3046可被编程或可被控制为导通或截止。特别是，以这种方式来配置可编程缓冲器304：即，当所有其缓冲器级3041-3046都导通时，其延迟对应于常规缓冲器。这种结构用于最坏情况的负载。通过根据实际负载来导通或关断可编程缓冲器304的缓冲器级3041-3046中的一些缓冲器级，在该缓冲器驱动比最坏情况的负载小很多的负载时可以实现明显的速度提高和能量节省。图4中的电容器CL表示将被可编程缓冲器304驱动的容性负载。

图5示出图4的缓冲器级3041-3046的更详细的示意图，其中根据从FPGA的结构存储器40输送的结构信息，在解码或控制电路50产生用于导通或关断可编程缓冲器级3041-3046的控制信号CMN。当控制信号CMN处于低电平时，各个可编程缓冲器级导通，而当控制信号CMN处于高电平时，各个可编程缓冲器级截止。图5中，这种行为是通过CMOS缓冲器电路实现的，其中所述CMOS缓冲器电路包括两个p沟道晶体管MP1和MP2与两个n沟道晶体管MN1和MN2的串联连接，其中将控制信号CMN输送给晶体管之一，并且将控制信号CMN的反相信号输送给相反沟道极性的晶体管中的另一个。由此，这两个受控的晶体管可以通过选择信号CMN来被导通或截止，以分别使缓冲器级有效或无效。

为了确定使控制信号必须有效或无效的容性负载的范围，可以进行模拟。这种模拟的可能结果示于下面的图6-9中。在这些曲线中，标记“CONV”指的是常规缓冲器，而标记“PRGuvwxyz”指的是可编程缓冲器307，其中变量“u”到“z”的二进制值表示图4的缓冲器级3041-3046的开关状态。因此，“PRG111111”表示所有级都导通的可编程缓冲器，而“PRG110000”表示级3041和3042导通而其余级3043-3046截止的可编程缓冲器。

图6和7示出不同缓冲器结构的延迟与容性负载的曲线，而图8和9示出在0.13μm CMOS技术中的不同缓冲器结构的功率-延迟-乘积(表示能耗)与容性负载的曲线。在模拟中，在图4的可编程缓冲器304的输出端上的容性负载CL已经从10fF增加到2pF，以便模拟负载从最低负载到最坏情况负载的变化。

从图6-9可以了解，在可接受的延迟下对于从10到40fF范围内的负载，结构“PRG110000”导致最低能耗。同样，对于其它负载范围，为了具有可接受的延迟和最少能耗，可以对可编程缓冲器进行调节。这是通过以下方式实现的：对控制电路50进行编程以便以合适的方式控制可编程缓冲器，从而根据从结构存储器40获得的结构信息使所需数量的级导通。

根据本发明的另一方案，通过调节电路元件的阈值电压，根据潜在的负载可以调整电路部件，使其具有恰好足够的驱动能力。

图10示出多级缓冲器电路的示意电路图，其中可以控制n阱和p阱偏置电压VNW和VPW以改变单个晶体管元件或其它半导体元件的阈值电压。偏置电压的控制带来以下优点：对于从小到10fF一直到2.75pF的所有负载范围可以在相同或更快的速度下实现具有比常规缓冲器更低的功率-延迟-乘积(PDP)的较小的缓冲器电路。

现在将解释在与常规技术相同或比常规技术更高的速度下在利用结构感知的基础上如何实现最低PDP的优化。

根据图10，在这个第三实施例中使用控制电路50根据从结构存储器40输送的结构信息产生或输送偏置电压VNW和VPW。

图11-14是分别表示对于10fF的小容性负载(图11和13)和对于2.75pF的最坏情况容性负载(图12和14)的相对于常规缓冲器电路标准化的图10的偏置电压控制缓冲器电路的延迟和PDP的示意图。当被驱动的负载实际上和图11和13那样小时，常规缓冲器可能太大，并且其将消耗很多功率。

如果图10的建议的可编程或可控缓冲器在VNW＝1.2V且VPW＝0V的正常偏置电压下使用时，因为缓冲器较小，因此可以实现20％的PDP减少，同时保持相同的速度。图12和14示出对于2.75pF的最坏情况容性负载、相对于常规缓冲器标准化的图10中建议的缓冲器的延迟和PDP。特别是，图11中的不同区域表示标准化延迟的平均值在左上区域从0.7到0.8范围、在暗的左边区域从0.8到0.9以及在中间灰度区域从0.9到1。在图12中，标准化延迟的平均值在左上部分中的小暗区域中从0.9到0.95、在左上部分中的小白区域中从0.95到1、以及在其余区域中从0.85到0.9。在图13中，标准化PDP的平均值在左上角和上、下右侧角的小白区域中从0.94到0.98、在其余白区中从0.9到0.94、在灰区中从0.86到0.9、以及在中间暗区中从0.82到0.86。在图14中，标准化PDP的平均值在左上部分的灰区中从0.8到0.99、在暗区中从1.56到1.75、在中间部分中的白区中从1.18到1.37以及在图的右下角中的白区中从1.37到1.56。

可以看出提供正向偏置，提出的缓冲器可以比常规缓冲器更快并可具有较小的PDP。例如，在VNW＝0.7V和VPW＝0.5V的偏置电压下，提出的缓冲器更快并具有较低的功率-延迟-乘积(PDP)。

通过使用PMOS和NMOS晶体管的阈值电压降可以在芯片上产生偏置电压。对于高的时钟速度，这提供了稳定的参考，但是对于慢的时钟速度，可以提供全局片上参考产生电路，该电路可以受控制电路50的控制。

应该注意的是，偏置电压不是必须由参考电压发生器产生，而是也可以通过逻辑电路来产生，所述逻辑电路可以例如设置在图10的控制电路50中。于是，通过改变施加于图10的缓冲器电路的n阱的偏置电压VNW和施加于p阱的VPW，该逻辑电路响应于缓冲器的变化负载，所述变化负载可以通过观察控制缓冲器驱动的开关的FPGA的结构存储器40来确定。

提出的用于充分驱动的电路部件的调整可以通过如在第一和第二实施例中建议的改变缓冲器的尺寸、或者通过如在第三实施例中建议的调节阈值电压、或者甚至通过这两者的组合来实现。由此，通过根据部件必须驱动的或者输送给部件的潜在负载来改变驱动强度可以实现能量效率。

应该注意的是，提出的方案不仅减少了FPGA的能耗，而且减少了由于电流的较低时间导数(dI/dt)而产生的截止状态的泄漏和噪声。这个较低时间导数意味着缓冲器每单位时间可以从电源排出较少的电流，这导致较低的供给限制和电磁干扰(EMI)。此外，本发明不限于上述实施例，而是可以适用于其中可以确定运行时的潜在负载的任何电路部件的设计。作为例子，提出的方案可以用在作为ASIC的一部分的eFPGA电路中。在提出的实施例中，NMOS和PMOS晶体管不是必须设置在另一晶体管和地以及另一晶体管和电源之间，而是还可以设置在缓冲器或缓冲器级的输出节点和底部晶体管之间，或者在输出节点和顶部晶体管之间。一般情况下，提出的方案可以适用于用于低能电路设置的任何负载灵敏位结构感知部件的设计。根据结构具有不同扇入和扇出负载的任何电路部件，如缓冲器、逻辑门、连接盒、开关盒等，都可以通过确定部件的预期负载和/或通过动态地调整部件的驱动能力来进行控制，所述驱动能力足以以可接受的延迟来处理该负载。因此这些实施例可以在所附权利要求的范围内变化。

Claims

1、一种电路设置，包括在其上施加负载的至少一个电路部件(304)，在所述电路设置工作期间所述负载可以改变，其中所述电路设置包括：

a、负载确定装置(40)，用于确定施加在所述至少一个电路部件(304)上的负载；和

b、调节装置(50)，用于响应于所述确定装置而调节所述至少一个部件(304)的驱动能力。

2、根据权利要求1的电路设置，其中配置所述确定装置(40)，以根据加载到所述电路设置的结构信息来确定所述负载。

3、根据权利要求2的电路设置，其中所述结构信息被储存在结构存储器(40)中。

4、根据权利要求2或3的电路设置，其中所述结构信息包括限定所述至少一个部件(304)的输入负载和输出负载中的至少一个的结构比特流。

5、根据前述任一权利要求的电路设置，其中配置所述调节装置(50)，以改变所述至少一个部件(304)的缓冲器或缓冲器数量。

6、根据权利要求5的电路设置，其中配置所述调节装置(50)，以响应于所述确定装置(40)而使缓冲器(304)或缓冲器部分(341-346)导通或关断。

7、根据权利要求5或6的电路设置，其中所述调节装置(50)适于产生用于导通或关断所述缓冲器部分(3041-3046)的至少一个控制信号(CMN)。

8、根据权利要求6的电路设置，其中所述调节装置(50)适于只从选择信号的最高有效位信号获得所述控制信号，所述选择信号是从所述确定装置40获得的。

9、根据前述任一权利要求的电路设置，其中配置所述调节装置(50)，以改变所述电路设置的电路元件的阈值电压。

10、根据权利要求9的电路设置，其中所述调节装置(50)适于响应于所述确定装置(40)而改变至少一个偏置电压(VPW、VNW)。

11、根据前述任一权利要求的电路设置，其中所述电路设置是现场可编程门阵列器件。

12、一种控制电路设置的功耗的方法，所述方法包括以下步骤：

a、确定施加在至少一个电路设置上的负载；和

b、响应于所述确定步骤来调节所述至少一个部件(304)的驱动能力。