CN1897247B - 半导体元件的制造方法 - Google Patents

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Abstract

本发明提供一半导体元件以及该半导体元件的制造方法，特别是有关于在金属层的稀疏布局区域插入虚置图案的方法以及装置。虚置图案被用来解决因半导体的有效图案密度不平均而导致的研磨后薄膜厚度不平坦问题。本发明另说明一演算法，该演算法根据金属层有效图案决定虚置图案的尺寸和位置，其中步骤包括：首先以小型虚置填充环绕金属内连线，然后以大型虚置填充填补剩下的空白区域。本发明所述一半导体元件以及该半导体元件的制造方法与制造装置，可在使用化学机械研磨抛光一层间氧化膜时，防止不平坦表面形成。

Description

半导体元件的制造方法
技术领域
本发明是有关于插入虚置图案的方法以及装置，用以解决因有效图案密度不平均而导致的化学机械研磨不平坦问题。 
背景技术
自数十年前半导体元件第一次被提出以来，其几何尺寸已经大幅地缩小。集成电路大致遵循每两年减少一半尺寸的规则(通称摩尔定律)，即每隔两年一晶片上的元件数目成长为两倍。现今制造厂通常制造具有0.35微米甚至90纳米线宽的元件。电子组件制造的特色在于需要设计由大量微电子电路组成的零件。利用制程技术，可整合数个微电路于单一晶片上，以组成一集成电路(IC)。 
一集成电路各区域之间的内连线(interconnect)结构是晶片设计和制造过程中基本且必要的一环。在晶片制造过程接下来的几个步骤里，上述内连线被涂上一层或多层膜，其中包括介电层(dielectric layer)。因为上述内连线经常突起于基板(substrate)表面，导致其上的覆盖层具有不平坦表面。在一化学机械研磨(chemical mechanical polishing，CMP)过程中，上述不平坦表面造成一图案(pattern)，该图案对于产品具有可观且不良的影响。有效图案密度(pattern density)的不平均通常导致研磨后的薄膜(post-polish film)厚度不平均。 
通常建立一图案密度图，以评估各种布局图样(layout features)对于各区域经研磨后的状况的影响。该图案密度图显示其基板一特定区域的邻接图样(neighboring features)如何影响该特定区域经研磨后的状况。考虑化学机械研磨垫上的实际压力分布，在评量图案密度时必须适当地权量上述邻接图案。一有效图案密度图通常由以下步骤产生：首先将全区布局分割成区域单位；然后使用一过滤器权量每一个上述区域单位对区域图案密度的影响。该有效图案密度图对于预测涂料集成电路的研磨结果特别有用。 
解决上述有效图案密度不平均的方法包括反回蚀(reverseetch-back)以及虚置填充(dummyfill)法。反回蚀利用蚀刻降低呈大区域凸起的高图案密度区域的膜厚度，以产生一平坦的膜，此动作即平坦化(planarizaton)。虚置填充法将一布局步骤加入设计流程中，通过引入填充结构来调整电路布局，使得低图案密度区域的图案密度升高。上述填充结构亦称虚置填充，功能为使覆盖于其上的膜层平坦，并无电子功能。换句话说，上述虚置填充提供的额外图案提升其布局中一特定区域的图案密度，使得整个集成电路图案密度平均。 
将一单位虚置图案呈一阵列安排于实际内连线区域以外整个布局上，以实现传统虚置填充。传统虚置填充结构的实际形状和尺寸通常由目前布局的设计规则决定。一智能型虚置填充法分析原始布局图案密度分布，并且设计一虚置填充结构以降低有效图案密度分布问题。 
另外，传统虚置填充法使用具有一致形状与尺寸的一单位虚置图案，并且重复该单位虚置图案，使其呈一阵列排列，以产生一完整虚置填充结构。上述单位虚置图案可具有不同的形状，例如方阵图案或矩形图案。如图1所示，1A至1D图解传统虚置填充法。其中1A、1B、1C各由不同形状的单位虚置图案组成。1D显示一基板100，其上散布有效图案110。传统虚置填充法重复使用一单位虚置填充图案填补基板的空白区域(即延伸区，extendedregions)。例如，1B显示使用一方阵图案填补基板100的延伸区。1C显示使用一矩形图案填补基板100的延伸区。1A显示使用由两个矩形图案部分重叠而成的一图案填补基板100的延伸区。1A、1B、1C皆可解决图案密度不平均问题。 
使用上述传统虚置填充法以及上述单位虚置填充图案有一个缺点，就是上述重复单位虚置填充图案的动作可能受一边界限制效应影响。因为传统虚置填充法忽略布局结构边界对上述重复单位虚置填充图案动作的影响。传统虚置填充法的另一个缺点是缺少图案密度控制，插入单位虚置填充图案将造成虚置图案密度缺乏灵活性。另一个缺点为布局相依性，将导致最后结构不平坦。最后一个缺点为上述传统虚置填充法将产生不对称的金属导线洼陷现象(dishing effect)，且对于具有小于65纳米栅极长度的新一代产品，其Rs变动(板层次模拟结果)可到达7％。 
此外，上述传统虚置填充法无法控制电路图案附近的图案密度，而上述智能型虚置填充法可解决此问题。上述传统虚置填充法的缺点，将降低上述虚置填充法有效控制化学机械研磨过程中所产生的过程变动量的能力。 
发明内容
为解决现有技术中的上述问题，本发明是有关于一种设计虚置图案(dummy pattern)的方法，用以减少膜图案密度失配(film pattern density mismatch)，其中包括：提供一基板(substrate)，该基板上具有一布局图案密度分布(layout pattern density distribution)，根据至少一个位于该基板表面的内连线(interconnect)，定义该布局图案密度分布；定义一第一填充图案(fill pattern)，该第一填充图案具有多个小型虚置填充(dummy fill)并且定义一小型虚置填充阵列，根据上述内连线，上述小型虚置填充间隔地排列并且环绕上述内连线，其中，上述小型虚置填充位于一第一虚置区域上，该第一虚置区域环绕一禁区(forbidden region)，该禁区包括沿着上述内连线轮廓包围上述内连线的一区 域，且上述小型虚置填充被安置在该第一虚置区域内沿着该禁区环绕的一线条上；判别位于该基板表面上的一延伸区(extended region)，该延伸区不包括上述小型虚置填充以及上述内连线；定义一第二填充图案，该第二填充图案具有至少一个大型虚置填充，上述大型虚置填充包含一部分该延伸区；其中上述第二填充图案定义一大型虚置填充阵列，该大型虚置填充阵列与上述小型虚置填充阵列为互相独立，且上述内连线与上述大型虚置填充之间至少存在一个上述小型虚置填充。 
本发明所述的半导体元件的制造方法，每一个上述小型虚置填充与上述内连线之间间隔一段距离。 
本发明所述的半导体元件的制造方法，上述内连线与基板的一边缘之间，至少被插入一个大型虚置填充。 
另外，该禁区上不可以安排上述第一填充图案和上述第二填充图案。 
另外，本发明另提供一种半导体元件，其中包括：一基板，该基板上具有一内连线；一第一填充图案，用以定义由多个小型虚置填充所组成的一小型虚置填充阵列，上述小型虚置填充间隔地相邻上述内连线排列，且上述小型虚置填充环绕上述内连线，其中，上述小型虚置填充位于一第一虚置区域上，该第一虚置区域环绕一禁区，该禁区包括沿着上述内连线轮廓包围上述内连线的一区域，且上述小型虚置填充被安置在该第一虚置区域内沿着该禁区环绕的一线条上；一第二填充图案，用以定义由多个大型虚置填充所组成的一大型虚置填充阵列，使得上述大型虚置填充位于上述基板中没有布局上述内连线、上述第一填充图案以及上述第一填充图案与上述内连线之间的禁区的区域；其中上述第一填充图案与第二填充图案为互相独立，且上述内连线与上述大型虚置填充之间至少存在一个小型虚置填充。 
本发明所述的半导体元件，上述小型虚置填充阵列与上述内连线之间具有一段距离。 
另外，本发明另还提供一种半导体元件的制造装置，所述半导体元件的制造装置包括一机械可读介质，其上储存多个可执行指令，通过一微处理器执行上述可执行指令，实现一智能型虚置填充演算法，其中该机械可读介质执行该智能型虚置填充演算法的步骤包括：提供一基板，该基板上具有一布局图案密度分布，该布局图案密度分布是根据该基板表面上至少一个内连线来判定；定义一第一填充图案，该第一填充图案具有多个小型虚置填充，该第一填充图案定义一小型虚置填充阵列，根据该小型虚置填充阵列，上述小型虚置填充间隔地围绕上述内连线排列；判别位于该基板表面上的一延伸区，该延伸区不包括上述小型虚置填充、上述内连线以及上述小型虚置填充与上述内连线之间的区域；定义一第二填充图案，该第二填充图案具有至少一个大型虚置填充，上述大型虚置填充包含一部分上述延伸区；其中上述第二填充图案所定义的一大型虚置填充阵列与上述小型虚置填充阵列为互相独立。 
本发明所述的半导体元件的制造装置，每一个上述小型虚置填充与上述内连线之间间隔一段距离。 
本发明所述的半导体元件的制造装置，上述内连线与上述大型虚置填充之间，至少被插入少一个上述小型虚置填充。 
本发明所述的半导体元件的制造装置，上述内连线与基板的一边缘之间，至少被插入一个大型虚置填充。 
本发明又提供一种半导体元件的制造方法，所述半导体元件的制造方法包括：提供一基板，其上包括一布局图案；判别一禁区，该禁区包括该布局图案以及沿着该布局图案轮廓包围该布局图案的一区域；判别一第一虚置区域，该第一虚置区域环绕该禁 区；以及定义一第一填充图案，其中包括具有相同尺寸的多个第一虚置填充，上述第一虚置填充位于该第一虚置区域上并且被安置在沿着环绕该禁区的一线条上。 
本发明所述的半导体元件的制造方法，更包括：判别一第二虚置区域，该第二虚置区域位于该基板上并且不包括该禁区以及该第一虚置区域；以及定义一第二填充图案，该第二填充图案位于该第二虚置区域上并且包括多个第二虚置填充。 
本发明所述的半导体元件的制造方法，至少有一个上述第二虚置填充的尺寸大于上述第一虚置填充。 
本发明所述一半导体元件以及该半导体元件的制造方法与制造装置，可在使用化学机械研磨抛光一层间氧化膜时，防止不平坦表面形成。 
附图说明
图1说明一传统虚置填充法； 
图2说明一智能型虚置填充法的一实施例； 
图3说明一传统虚置填充法的一实施例； 
图4说明另一种智能型虚置填充法的一实施例； 
图5说明虚置填充的一个阶层尺寸范例； 
图6说明一种定义图案区域的方法； 
图7显示一智能型虚置填充法的流程图； 
图8显示一智能型虚置填充法的流程图(将图7视觉化)。 
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举数个较佳实施例，并配合所附图式，作详细说明如下。 
本发明是有关于一种设计虚置图案的装置与方法，用以防止抛光不平坦。本发明特别有关于具有虚置图案的一半导体元件，使得在使用化学机械研磨(CMP)抛光一层间氧化膜(interlayeroxide film)时，可防止不平坦表面形成。 
图2图解本发明一实施例所使用的方法。参阅图2，2A表示一布局图案(layout pattern)，该布局图案描绘基板200的表面上七个内连线(201，202，203，204，205，206，207)所组成的一布局图案分布。将基板200分割成多个小型单位。上述内连线根据其系统架构分布于基板200上。2B表示本发明一实施例，在上述七个内连线周围组成具有多个小型虚置填充211的一第一填充图案。 
在上述实施例中，该第一填充图案定义一小型虚置填充阵列，根据该小型虚置填充阵列，上述小型虚置填充间隔地相对每一个上述内连线排列。该小型虚置填充阵列环绕上述内连线或部分地环绕上述内连线。如果两个或多个内连线太靠近彼此，则也许没有足够的空间独立地环绕每一个内连线，例如依照内连线202、205所形成的第一填充图案。 
在插入上述第一填充图案后，基板210具有较平均的图案密度，但基板210仍有多个缺乏平均图案密度的区域(例如，延伸区)。观察2B所示的基板210，识别上述缺乏平均图案密度的区域。2C表示一第二填充图案，该第二填充图案被用来解决上述延伸区所造成的不平坦问题，该第二填充图案具有至少一个大型虚置填充，上述大型虚置填充包含一部分上述延伸区。此处，小型虚置填充与大型虚置填充为相对名称，在不违背本发明精神的情况下可以更换。2C显示将大型虚置填充230安排在基板220的上述延伸区上，以提供一较平均的图案密度。 
特别参阅图2的2B以及2C，其中一禁区紧邻地围绕每一个上述内连线。该禁区位于上述内连线周围，并且禁区上没有任何填 充图案。以上述内连线206与207为例，上述禁区位于上述内连线与最靠近上述内连线的填充图案之间。在一实施例中，上述禁区对称地相对上述内连线分布。 
与图2所示的本发明实施例比较，图3对比地描述出现有技术的缺点。参阅图3，3A的基板200具有与图2的2A相同的内连线布局。3B显示一传统虚置填充法，该传统虚置填充法将多个大型虚置填充安排于基板200上的延伸区。在3B中，其基板上许多区域以及边界都尚未被填充，以致于产生一不平均图案密度。为了解决该不平均图案密度，某些传统方法在其基板的延伸区和边界上沉积多个小型虚置填充，然而，将导致如图3的3C所示的不对称图案。 
图4图解本发明另一实施例的方法。参阅图4，4A表示一布局图案，该布局图案描绘基板400的表面上七个内连线(401，402，403，404，405，406，407)所组成的一布局图案分布。将基板400分割成多个小型单位。上述内连线根据其系统架构分布于基板400上。在下一个步骤中，得到基板400的一负图案(negativepattern)，如基板410所示，此步骤可由现有技术完成。该负图案不包括紧邻上述内连线的区域，例如围绕内连线401的空白区域(或称禁区)411。其他内连线附近的禁区如图4所示。在此范例的下一个步骤中，在该负图案上包围上述内连线的区域插入多个小型虚置填充，结果如基板420所示。接着在该负图案产生多个大型虚置填充431，以产生较平均的图案密度，结果如基板430所示。完成的负图案(如基板440所示)可被当成一遮罩，用以在原始的布局图案(如基板400所示)上产生理想图案。 
图5图解虚置填充的尺寸的一设计规则范例。尤其，图5描述虚置填充结构的一个阶层尺寸范例，其中包括三种虚置填充尺寸。在此范例中，虚置填充的形状为正方形，其中，大型虚置填充可 具有一约5微米的边长和一约3微米的间隔距离(即空白区宽度)。中型虚置填充可具有一约1.5微米的边长和一约1微米的间隔距离。最后，小型虚置填充可具有一约0.5微米的边长和一约0.3微米的间隔距离。图5为一设计规则范例，其中虚置填充的形状不限定为正方形或矩形。事实上，虚置填充的形状可为任何几何形状。并且，在不偏离本发明前提下，不同形状的虚置填充皆可应用在上述设计规则里。 
图6说明本发明一实施例的一些优点。如图6所示，6A表示一基板610包括一电路图案以及一禁区615，并且禁区615对称于该电路图案。其中620、630所示区域分别代表一第一阶层区域、一第二阶层区域(阶层意义如图5所示，为虚置填充的尺寸分级)。参阅图6，根据本发明一实施例，虚置填充图案对称地环绕该电路图案。6B显示实施图6的6A的一演算法范例，其程序包括定义：(1)一第一图案范围，用以定义禁区；(2)一第二图案范围，用以定义上述第一阶层区域；(3)一第三图案范围，用以定义上述第二阶层区域。 
图7为说明本发明一实施例的演算法的流程图。步骤710辨别一基板的多个内连线并且估算其尺寸大小，以定义一禁区(如图6的6A的区域615)。在此实施例中，一旦确定上述内连线的大小以及位置后，上述禁区的尺寸即被订定并且对称于上述内连线排列。如步骤720所示，基于辨别结果，根据图6所提及的理想图案密度分布概念，围绕上述内连线组成一第一填充图案。步骤730判别一延伸区(空白区)的一最大区域是否已填入虚置填充结构。若该延伸区尚未填入虚置填充结构，则重复步骤720，反之，则判定上述虚置填充插入动作完成740。可制作一模板库以减少周期时间。 
图8为一流程图，用以介绍实行本发明一实施例的一种方法。尤其图8将图7的流程形象化。参阅图8，首先得到基板810的一电 路布局，该电路布局包括多个内连线。接下来，产生一第一填充图案，该第一填充图案具有多个小型虚置填充。该第一填充图案定义一小型虚置填充阵列，根据该小型虚置填充阵列，上述小型虚置填充间隔地相对上述内连线排列。若该基板上仍存在大型空白区域(即延伸区)，则本演算法将填补大型虚置填充于上述延伸区中。重复上述填补虚置填充的步骤直到整个基板被适当地填补。 
可利用一特定配置软件(configured software)实行本发明提出的实施例。例如，一微处理器可使用多个指令辨别一基板上具有一个或多个内连线。根据由多个小型虚置填充所组成的一小型虚置填充阵列，组成紧邻上述内连线的一第一填充图案。上述指令可详细指定每一个虚置填充的尺寸以及每一虚置填充至一个或多个上述内连线的距离。接着，该微处理器辨别该基板的多个延伸区(即图案密度为零的区域)。然后将小型、中型或大型虚置填充填入上述延伸区，以产生一较为平均的图案密度分布。其中上述第一填充图案与其他填充图案互相独立。即上述第一填充图案以及其他填充图案可彼此不对称。在另一替代实施例中，可先确定沉积大型虚置填充的区域，再根据每一个上述内连线产生小型虚置填充。 
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。 
附图中符号的简单说明如下： 
1A：传统虚置填充法的一实施例 
1B：传统虚置填充法的一实施例 
1C：传统虚置填充法的一实施例 
1D：具有多个有效图案的一基板
100：基板 
110：有效图案 
2A：布局图案 
2B：插入小型虚置填充 
2C：插入大型虚置填充 
200：基板 
201、202、203、204、205、206、207：内连线 
210：基板 
211：小型虚置填充 
220：基板 
230：大型虚置填充 
3A：布局图案 
3B：插入大型虚置填充 
3C：插入小型虚置填充 
400：基板 
401、402、403、404、405、406、407：内连线 
410：基板 
411：禁区 
420：基板 
430：基板 
431：大型虚置填充 
440：基板 
6A：布局图案 
6B：定义图案区域的方法 
610：基板 
615：禁区 
620：第一阶层区域
630：第二阶层区域 
710：辨别布局图案 
720：插入环绕式虚置图案 
730：判断基板上最大空白区域是否已插入虚置填充结构 
740：虚置填充插入动作完成 
810：基板

Claims (7)

1.一种半导体元件的制造方法，用以减少膜图案密度失配，其特征在于，所述半导体元件的制造方法包括：
提供一基板，该基板上具有一布局图案密度分布，该布局图案密度分布是根据位于该基板表面的至少一个内连线来决定；
定义一第一填充图案，该第一填充图案具有多个小型虚置填充并且定义一小型虚置填充阵列，根据上述内连线，该小型虚置填充阵列间隔地排列并且环绕上述内连线，其中，上述小型虚置填充位于一第一虚置区域上，该第一虚置区域环绕一禁区，该禁区包括沿着上述内连线轮廓包围上述内连线的一区域，且上述小型虚置填充被安置在该第一虚置区域内沿着该禁区环绕的一线条上；
判别一延伸区，该延伸区位于该基板表面上并且不包括上述小型虚置填充以及上述内连线；
定义一第二填充图案，该第二填充图案具有至少一个大型虚置填充，上述大型虚置填充包含一部分上述延伸区；
其中上述第二填充图案定义一大型虚置填充阵列，该大型虚置填充阵列与上述小型虚置填充阵列为互相独立，且上述内连线与上述大型虚置填充之间至少存在一个上述小型虚置填充。
2.根据权利要求1所述的半导体元件的制造方法，其特征在于，每一个上述小型虚置填充与上述内连线之间间隔一段距离。
3.根据权利要求1所述的半导体元件的制造方法，其特征在于，上述内连线与基板的一边缘之间，至少被插入一个大型虚置填充。
4.根据权利要求1所述的半导体元件的制造方法，其特征在于，该禁区上不可以安排上述第一填充图案和上述第二填充图案。
5.一种半导体元件的制造方法，其特征在于，所述半导体元件的制造方法包括：
提供一基板，其上包括一布局图案；
判别一禁区，该禁区包括该布局图案以及沿着该布局图案轮廓包围该布局图案的一区域；
判别一第一虚置区域，该第一虚置区域环绕该禁区；以及
定义一第一填充图案，其中包括具有相同尺寸的多个第一虚置填充，上述第一虚置填充位于该第一虚置区域上并且被安置在沿着环绕该禁区的一线条上。
6.根据权利要求5所述的半导体元件的制造方法，其特征在于，更包括：
判别一第二虚置区域，该第二虚置区域位于该基板上并且不包括该禁区以及该第一虚置区域；以及
定义一第二填充图案，该第二填充图案位于该第二虚置区域上并且包括多个第二虚置填充。
7.根据权利要求6所述的半导体元件的制造方法，其特征在于，至少有一个上述第二虚置填充的尺寸大于上述第一虚置填充。
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