CN1866749A - 一种基于电容配对的降低模数转换器电容失配误差的方法 - Google Patents

Abstract

本发明涉及一种基于电容配对的降低模数转换器电容失配误差的方法，属于集成电路设计技术领域。首先定义模数转换器中级电路的4个工作电容中，两个顶板共同连接到运算放大器正输入端的电容为C₁和C₂，两个顶板共同连接到运算放大器负输入端的电容为C₃和C₄，其中C₁和C₃为第一对差分工作电容，C₂和C₄为第二对差分工作电容，该两对差分工作电容分别为级电路的差分采样电容或差分反馈电容；比较四个工作电容的大小，形成两对新的差分工作电容，并将其中电容值之和较小的一对差分工作电容作为级电路的差分反馈电容。本方法的优点是不增加电路功耗，不降低其工作速度；完成电容配对后，不需要周期性的重复测量与校准。

Description

一种基于电容配对的降低模数转换器电容失配误差的方法

技术领域

本发明涉及一种基于电容配对的降低模数转换器电容失配误差的方法，特别涉及一种通过对电容进行选择配对来降低电容失配误差，从而来提高模数转换器精度的方法，属于集成电路设计技术领域。

背景技术

在基于开关电容技术的流水线和循环式模数转换器(以下简称ADC)中，开关电容级电路是一个基本的组成单元，其对信号处理的性能，决定了整个ADC的性能。典型的开关电容级电路一般为两相工作，即采样相和放大相。图1给出了一个典型的1.5位级电路的工作原理，其中，图1(a)给出了级电路在采样相中的电路连结情况，图1(b)给出了级电路在放大相中的电路连结情况。对照图1，级电路的工作过程可具体描述为：在采样相，差分电容对(C₁，C₃)和(C₂，C₄)的底板都连接到差分输入信号(V_ip，V_in)，且顶板都连接到跨导运算放大器OP的差分输入端，同时，OP的差分输入端相互连接、差分输出端也相互连接，即此时其处于复位状态，在此电路连接状态下，(C₁，C₃)和(C₂，C₄)上的差分电压跟踪(V_ip，V_in)的变化，在采样相结束时刻，OP的差分输入端相互断开、差分输出端相互断开，(C₁，C₃)和(C₂，C₄)的底板与(V_ip，V_in)也断开，(C₁，C₃)和(C₂，C₄)完成对(V_ip，V_in)的采样，同时，1.5位模数转换电路U1对该时刻的(V_ip，V_in)的进行模数转换，得到结果b1b0；在放大相，(C₁，C₃)的底板在b₁b₀的控制下可切换到差分参考电压(V_rp，V_rn)、(V_rn，V_rp)或两电容底板直接连接，(C₂，C₄)的底板切换到OP的差分输出端，此时，C₁～C₄和OP构成一个全差分的电荷转移放大器电路，其中，(C₂，C₄)作为电路的差分反馈电容，相对地称(C₁，C₃)为差分采样电容。该放大器电路通过(C₁，C₃)和(C₂，C₄)之间的电荷转移来最终完成对所采样的输入信号进行放大以及将放大的结果与参考信号进行减法运算的功能，放大器电路的差分输出(V_op，V_on)即作为级电路的输出。

在前述级电路的工作过程中，若将放大相中(C₁，C₃)的底板所接的差分电压用D(V_rp-V_rn)来表示，则(V_ip，V_in)与b₁b₀和D的关系如表1所示：

表1

在理想的情况下，设OP的直流增益无限，即A₀＝∞，并且电容无失配，即C₁＝C₂＝C₃＝C₄，则理想的级电路输出电压为：

V_o＝V_op-V_on＝2(V_ip-V_in)-D(V_rp-V_in)    (1)

在实际芯片中，OP的直流增益不可能做到无限，并且，由于制造的原因的，C₁～C₄之间会存在一定的失配，因此，实际的级电路输出电压为：

$V_o=V_{\mathrm{op}}-V_{\mathrm{on}}$

$=\frac{(2+{\mathrm{\ϵ}}_1)(V_{\mathrm{ip}}-V_{\mathrm{in}})-(1+{\mathrm{\ϵ}}_1)D(V_{\mathrm{rp}}-V_{\mathrm{rn}})}{1+\frac{2+\mathrm{\β}}{A_0}}+\mathrm{\Δ}{V}_o---\left(2\right)$

其中，

β定义为运放OP的输入寄生电容与工作电容(如C₁)之比，其值一般小于1；

ε₁定义为电容失配带来的级电路增益误差，其值为：

${\mathrm{\ϵ}}_1=\frac{(C_1+C_3)-(C_2+C_4)}{C_1+C_3}---\left(3\right)$

ΔV_o表示电路中其他非理想因素造成的误差的和，这些非理想因素包括运算放大器失调，开关的电荷注入和时钟馈通效应，以及电容失配的高次项等，其中，运算放大器失调只给ADC带来直流偏差，而不会破坏其线性。

由公式前述之公式(2)可知，级电路的误差由运放有限增益误差、电容失配误差和其他非理想因素带来的误差构成。为实现高精度设计，须采取一定的措施来减小这些误差。对于运放有限增益误差，一般可通过提高运放增益的方法来解决，如采用共源共栅技术、增益自举技术、多级结构等；对于其他非理想因素带来的误差，它主要与开关的电荷注入和时钟馈通效应有关，可通过底板采样技术和全差分结构来减小，在超过12位的ADC设计中，还可引入时钟电压自举技术来线性化输入开关的导通电阻以进一步减小电荷注入误差；对于电容失配误差，现有的校准方法主要是采用误差自校准技术，或者采用电容误差平均技术。

相对于其他两项误差，电容失配误差的处理较为困难，现有的校准方法也存在各自的缺点。例如，对于误差自校准技术，其缺点是通常需要增加复杂的电容误差测量和校准电路，并且，为了抵御工作环境变化的影响，需要进行周期性的重复测量与校准，这会影响电路正常工作的连续性，或进一步增加自校准电路的复杂度；又如，对于电容误差平均技术，其缺点是对于每一次转换都需要2次采样和放大操作，因此在转换速度上要慢于2相工作的典型级电路。

发明内容

本发明的目的是提出一种基于电容配对的降低模数转换器电容失配误差的方法，它基于差分级电路的电容失配误差取决于两个反馈电容之和与两个采样电容之和之间的失配的原理，采用尽量简单的电路处理技术，对级电路中的4个工作电容进行比较配对，从而有选择地组成差分采样电容与差分反馈电容，以减小级电路的电容失配误差，优化ADC的转换精度。

本发明提出的基于电容配对的降低模数转换器电容失配误差的方法，该方法包括以下步骤：

(1)定义模数转换器中级电路的4个工作电容中，两个顶板共同连接到运算放大器正输入端的电容为C₁和C₂，两个顶板共同连接到运算放大器负输入端的电容为C₃和C₄，其中C₁和C₃为第一对差分工作电容，C₂和C₄为第二对差分工作电容，该两对差分工作电容分别为级电路的差分采样电容或差分反馈电容；

(2)比较上述四个工作电容的大小，若(C₁+C₃)-(C₂+C₄)的绝对值大于(C₁+C₄)-(C₂+C₃)的绝对值，则令C₁和C₄配对，成为第一对差分工作电容，C₂和C₃配对，成为第二对差分工作电容，若(C₁+C₃)-(C₂+C₄)的绝对值小于(C₁+C₄)-(C₂+C₃)的绝对值，则维持C₁和C₃为第一对差分工作电容，C₂和C₄为第二对差分工作电容；

(3)将上述步骤(2)的第一对差分工作电容的电容值之和与第二对差分工作电容的电容值之和进行比较，并将电容值之和较小的一对差分工作电容作为级电路的差分反馈电容，另一对作为级电路的差分采样电容。

本发明提出的基于电容配对的降低模数转换器电容失配误差的方法，主要对前述之典型级电路进行了两个方面的改进，第一，令电路中的工作电容可交换，即原本用作采样电容的工作电容可调整为反馈电容，反之亦然；第二，对工作电容进行选择配对，使级电路增益误差较小。在电容选择配对之后，级电路即可开始正常工作，其工作过程与前述之典型级电路的工作过程一样。通过概率分布分析可知，以达到相同的芯片良率为标准，本发明所提出的方法的效果等效于将电容的匹配精度提高到原来的1.54倍以上，也即将精度提高了约0.62位，再者，由于本发明所提出的方法同时考虑了对差分反馈电容的选择，使得电容失配与运放有限增益所带来的级电路增益误差相互削弱，可进一步提高级电路的精度。与现有的电容误差校准方法相比，本发明所提出的方法的优点是：

1、不增加电路功耗，不降低电路的工作速度，本方法只需对前述之典型级电路增加实现电容可交换所需的开关控制，而不增加有功耗的有源器件，也不改变其工作过程。

2、是一种本质线性(Inherently Linear)的校准方法，一旦完成电容配对，电容误差的校准效果对芯片工作环境的变化不敏感，因而不需要周期性的重复测量与校准。

3、级电路的改进设计较为简单，且校准算法的电路实现也较为简单，这可通过本发明的一个具体实施方式来加以说明。

附图说明

图1是已有典型的1.5位级电路的工作原理。

图2是本发明提出的电容可交换的1.5位级电路。

图3是本发明提出的级电路电容选择配对算法。

图4是本发明提出的实现电容值大小比较的电路原理。

具体实施方式

本发明提出的基于电容配对的降低模数转换器电容失配误差的方法，包括：定义模数转换器中级电路的4个工作电容中，两个顶板共同连接到运算放大器正输入端的电容为C₁和C₂，两个顶板共同连接到运算放大器负输入端的电容为C₃和C₄，其中C₁和C₃为第一对差分工作电容，C₂和C₄为第二对差分工作电容，该两对差分工作电容分别为级电路的差分采样电容或差分反馈电容；比较上述四个工作电容的大小，若(C₁+C₃)-(C₂+C₄)的绝对值大于(C₁+C₄)-(C₂+C₃)的绝对值，则令C₁和C₄配对，成为第一对差分工作电容，C₂和C₃配对，成为第二对差分工作电容，若(C₁+C₃)-(C₂+C₄)的绝对值小于(C₁+C₄)-(C₂+C₃)的绝对值，则维持C₁和C₃为第一对差分工作电容，C₂和C₄为第二对差分工作电容；将上述步骤的第一对差分工作电容的电容值之和与第二对差分工作电容的电容值之和进行比较，并将电容值之和较小的一对差分工作电容作为级电路的差分反馈电容，另一对作为级电路的差分采样电容。

本发明方法的关键在于：设计工作电容可交换的级电路；电容的选择配对算法与电路。以下进一步介绍本发明方法的内容：

电容可交换级电路的实施方式：

图2给出了电容可交换级电路的一个设计实例。其中，上部分为级电路的“采样保持/数模转换/模拟减法/放大”模块(以下简称为MDAC)的电路，下部分为模数转换和开关控制信号合成电路。在MDAC电路中，C₁～C₄为4个工作电容，OP为具有失调自校准功能的全差分跨导运放，(V_ip，V_in)为级电路的差分输入信号，(V_op，V_on)为级电路的差分输出信号，(V_rp，V_rn)为差分参考信号，V_cm为差分输入的共模参考信号，1和2为双相不交叠时钟信号，分别控制级电路工作于采样相和放大相，2a，Xa，Ya，Za，2b，Xb，Yb，Zb，2c，Xc，Yc，Zc，2d，Xd，Yd，Zd为开关控制信号，由模数转换和开关控制信号合成电路产生。C₁和C₂顶板连接在一起，并连接到OP的负输入端，而它们的底板各自通过5个开关与信号V_ip，C_op，C_rp，V_rn，V_cm相连，通过调整开关控制信号(2a，Xa，Ya，Za)和(2b，Xb，Yb，Zb)的逻辑关系，可实现它们之间的交换；同样地，C₃和C₄的顶板连接在一起，并连接到OP的正输入端，而底板各自通过5个开关与信号V_in，V_on，V_rp，V_rn，V_cm相连，通过调整开关控制信号(2c，Xc，Yc，Zc)和(2d，Xd，Yd，Zd)的逻辑关系，可实现它们之间的交换。

在模数转换和开关控制信号合成电路中，U1为级电路中的1.5位模数转换电路，U2为合成开关控制时钟的逻辑电路，d₁d₀为电容选择配对过程的输出结果。U1的功能是在时钟1的下降沿，即采样相结束时刻，对(V_ip，V_in)进行1.5位模数转换，并输出转换结果b₁b₀，b₁b₀与(V_ip，V_in)的关系与前述典型级电路中的相应关系是一样的，如表1所示。U2的功能是将b₁b₀和d₁d₀翻译成开关控制信号2a，Xa，Ya，Za，2b，Xb，Yb，Zb，2c，Xc，Yc，Zc，2d，Xd，Yd，Zd，由它们来决定各电容的底板在放大相中的连接关系。其中，b1b0决定差分采样电容的底板在放大相中所连接的电压值，对应于b₁b₀的值为00，01，10这三种情况，差分采样电容的底板分别接(V_rn，V_rp)，(V_cm，V_cm)，(V_rp，V_rn)；d₁d₀决定每个工作电容是用作采样电容还是反馈电容，对于C₁和C₂，若d₁＝0，取C₂做为反馈电容，若d₁＝1，则取C₁做为反馈电容，对于C₃和C₄，若d₀＝0，取C₄做为反馈电容，若d₀＝1，则取C₃做为反馈电容。U2中具体输入输出逻辑设计为：

2a＝2·d₁ $\begin{array}{ccc}\mathrm{Xa}=2\·\stackrel{\‾}{d_1}\·b_1\·\stackrel{\‾}{b_0}& \mathrm{Ya}=2\·\stackrel{\‾}{d_1}\·\stackrel{\‾}{b_1}\·\stackrel{\‾}{b_0}& \mathrm{Za}=2\·\stackrel{\‾}{d_1}\·\stackrel{\‾}{b_1}\·b_0\end{array}$

$\begin{array}{cccc}2b=2\·\stackrel{\‾}{d_1}& \mathrm{Xb}=2\·d_1\·b_1\·\stackrel{\‾}{b_0}& \mathrm{Yb}=2\·d_1\·\stackrel{\‾}{b_1}\·\stackrel{\‾}{b_0}& \mathrm{Zb}=2\·d_1\·\stackrel{\‾}{b_1}{\·b}_0\end{array}$

2c＝2·d₀ $\begin{array}{ccc}\mathrm{Xc}=2\·\stackrel{\‾}{d_0}{\·b}_1\·\stackrel{\‾}{b_0}& \mathrm{Yc}=2\·\stackrel{\‾}{d_0}\·\stackrel{\‾}{b_1}\·\stackrel{\‾}{b_0}& \mathrm{Zc}=2\·\stackrel{\‾}{d_0}\·\stackrel{\‾}{b_1}\·b_0\end{array}$

$\begin{array}{cccc}2d=2\·\stackrel{\‾}{d_0}& \mathrm{Xd}=2\·d_0\·b_1\·\stackrel{\‾}{b_0}& \mathrm{Yd}=2\·d_0\·\stackrel{\‾}{b_1}\·\stackrel{\‾}{b_0}& \mathrm{Zd}=2\·d_0\·\stackrel{\‾}{b_1}{\·b}_0\end{array}$

由前述的电容可交换级电路的实施方式可见，本发明所提出的级电路是在典型的级电路基础上，在各电容的底板增加了一些额外的开关而改进而成的，因此具有电路实现简单的特点。值得指出的是，所增加的开关大部分是连接到参考电压的开关，而这些开关一般为PMOS或NMOS开关，因此所额外带来的寄生电容很小，对级电路工作速度的影响也很小。

电容的选择配对算法与电路的实施方式：定义e₁＝(C₁+C₃)-(C₂+C₄)，e₂＝(C₁+C₄)-(C₂+C₃)，e₃＝C₃-C₄，e₄＝C₁-C₂，根据这些变量定义，图3给出了实现级电路电容选择配对的工作过程，具体描述如下：

(1)判断e₁的符号，若e₁＞0，令q₁＝1，否则，令q₁＝0；

(2)判断e₂的正负，若e₂＞0，令q₂＝1，否则，令q₂＝0；

(3)判断e₃的符号，若e₃＞0，令q₃＝1，否则，令q₃＝0；

(4)判断e₄的符号，若e₄＞0，令q₄＝1，否则，令q₄＝0；

(5)根据步骤(1)～(4)的结果来决定下一步的操作：

若 $\left(\stackrel{\‾}{q_1\⊕q_2}\right)\·\left(\stackrel{\‾}{q_1\⊕q_3}\right)\·q_2=1,$ 即e₁，e₂，e₃同为正，则转到步骤(6)；

若 $\left(\stackrel{\‾}{q_1\⊕q_2}\right)\·\left(\stackrel{\‾}{q_1\⊕q_3}\right)\·\stackrel{\‾}{q_2}=1,$ 即e₁，e₂，e₃同为负，则转到步骤(7)；

若 $\left(\stackrel{\‾}{q_1\⊕q_2}\right)\·(q_1\⊕q_3)\·q_1=1,$ 即e₁，e₂同为正而e₃为负，则转到步骤(8)；

若 $\left(\stackrel{\‾}{q_1\⊕q_2}\right)\·(q_1\⊕q_3)\·\stackrel{\‾}{q_1}=1,$ 即e₁，e₂同为负而e₃为正，则转到步骤(9)；

若 $(q_1\⊕q_2)\·\left(\stackrel{\‾}{q_1\⊕q_4}\right)\·q_2=1,$ 即e₁，e₄同为负而e₂为正，则转到步骤(6)；

若 $(q_1\⊕q_2)\·\left(\stackrel{\‾}{q_1\⊕q_4}\right)\·\stackrel{\‾}{q_2}=1,$ 即e₁，e₄同为正而e₂为负，则转到步骤(7)；

若(q₁q₂)·(q₁q₄)·q₁＝1，即e₂，e₄同为负而e₁为正，则转到步骤(8)；

若 $(q_1\⊕q_2)\·(q_1\⊕q_4)\·\stackrel{\‾}{q_1}=1,$ 即e₂，e₄同为正而e₁为负，则转到步骤(9)；

(6)令d₁＝0，d₀＝1，即选择C₁和C₄配对，C₂和C₃配对，并选择C₂和C₃做为差分反馈电容，转到步骤(10)；

(7)令d₁＝1，d₀＝0，即选择C₁和C₄配对，C₂和C₃配对，并选择C₁和C₄做为差分反馈电容，转到步骤(10)；

(8)令d₁＝0，d₀＝0，即选择C₁和C₃配对，C₂和C₄配对，并选择C₂和C₄做为差分反馈电容，转到步骤(10)；

(9)令d₁＝1，d₀＝1，即选择C₁和C₃配对，C₂和C₄配对，并选择C₁和C₃做为差分反馈电容，转到步骤(10)；

(10)存储d₁和d₀的值，结束本级电路的电容配对过程。

在上述的电容配对流程中，步骤(1)～(4)均为比较电容值大小的操作，此操作可利用图2所示的级电路本身来完成，图4给出了实现电容大小比较的电路原理。电路的工作分为两步，图4a和图4b分别给出了第一步和第二步中的电路连接关系。在第一步中，电容C₁～C₄的底板分别连接到电压V_a1～V_a4，跨导运放OP的差分输入端短接并一起连接到电压V_cm，同时，OP对其自身的直流失调电压进行自校准，当第一步结束时，所有开关断开，V_a1～V_a4被采样到C₁～C₄，并且OP完成失调自校准；在第二步中，C₁～C₄的底板分别连接到电压V_b1～V_b4，待电路稳定后，OP对输入端的电压V_res进行开环放大，此时OP作为一个比较器，输出对V_res的正负判断结果。

根据电荷转移关系，可推出V_res的值为：

$V_{\mathrm{res}}=\frac{(V_{b1}-V_{a1})C_1+(V_{b2}-V_{a2})C_2}{C_1+C_2}-\frac{(V_{b3}-V_{a3})C_3+(V_{b4}-V_{a4})C_4}{C_3+C_4}---\left(4\right)$

对电压V_a1～V_a4和V_b1～V_b4进行编程，即可分别完成对e₁～e₄正负判断。例如，令V_a1＝V_rn，V_b1＝V_rp，V_a2＝V_rp，V_b2＝V_rn，V_a3＝V_rp，V_b3＝V_rn，V_a4＝V_rn，V_b4＝V_rp，则有：

$V_{\mathrm{res}}\stackrel{\·}{\≈}\frac{(V_{\mathrm{rp}}-V_{\mathrm{rn}})[(C_1+C_3)-(C_2+C_4)]}{C_1+C_2}=\frac{(V_{\mathrm{rp}}-V_{\mathrm{rn}})}{C_1+C_2}{\·e}_1---\left(5\right)$

显然，通过判断V_res的正负，即可得知e₁的正负。

在上述的电容配对流程中，步骤(5)～(9)可简单地通过数字逻辑电路来实现，逻辑关系为：

$d_1=\left(\stackrel{\‾}{q_1\⊕q_2}\right)\·[\left(\stackrel{\‾}{q_1\⊕q_3}\right)\·\stackrel{\‾}{q_2}+(q_1\⊕q_3)\·\stackrel{\‾}{q_1}]$

$+(q_1\⊕q_2)\·[\left(\stackrel{\‾}{q_1\⊕q_4}\right)\·\stackrel{\‾}{q_2}+(q_1\⊕q_4)\·\stackrel{\‾}{q_1}]$

$d_0=\left(\stackrel{\‾}{q_1\⊕q_2}\right)\·[\left(\stackrel{\‾}{q_1\⊕q_3}\right)\·q_2+(q_1\⊕q_3)\·\stackrel{\‾}{q_1}]$

$+(q_1\⊕q_2)\·[\left(\stackrel{\‾}{q_1\⊕q_4}\right)\·q_2+(q_1\⊕q_4)\·\stackrel{\‾}{q_1}]$

由前述的电容选择配对算法与电路的实施方式可见，本发明所提出的电容配对方法具有校准算法简单，不增加复杂的校准电路的优点。

本发明所提出的方法已经以一个1.5位电容可交换级电路的电路设计和电容配对过程为例进行了描述。对本技术领域具有熟练技能的人来说，它所提出的电容选择配对方法对减小电容失配误差、提高ADC的精度的作用是显而易见的。实际上，利用差分电路的工作特性和电容配对来减小匹配误差的思想可应用于很多场合，比如多位分辨率的差分级电路，而不仅仅局限于上述例子中的1.5位差分级电路。

Claims (1)

1、一种基于电容配对的降低模数转换器电容失配误差的方法，其特征在于该方法包括以下步骤：

(1)定义模数转换器中级电路的4个工作电容中，两个顶板共同连接到运算放大器正输入端的电容为C₁和C₂，两个顶板共同连接到运算放大器负输入端的电容为C₃和C₄，其中C₁和C₃为第一对差分工作电容，C₂和C₄为第二对差分工作电容，该两对差分工作电容分别为级电路的差分采样电容或差分反馈电容；

(2)比较上述四个工作电容的大小，若(C₁+C₃)-(C₂+C₄)的绝对值大于(C₁+C₄)-(C₂+C₃)的绝对值，则令C₁和C₄配对，成为第一对差分工作电容，C₂和C₃配对，成为第二对差分工作电容，若(C₁+C₃)-(C₂+C₄)的绝对值小于(C₁+C₄)-(C₂+C₃)的绝对值，则维持C₁和C₃为第一对差分工作电容，C₂和C₄为第二对差分工作电容；

(3)将上述步骤(2)的第一对差分工作电容的电容值之和与第二对差分工作电容的电容值之和进行比较，并将电容值之和较小的一对差分工作电容作为级电路的差分反馈电容，另一对作为级电路的差分采样电容。

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