CN1866743B - 低功率路由多路复用器 - Google Patents

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Abstract

本发明提供了低功率路由多路复用器，其减小了静态和动态功率消耗。采用了多种不同技术来减小路由多路复用器的功率消耗，而不显著增加它们的尺寸。例如，路由多路复用器的功率消耗可通过减小短路电流，减小漏电流，限制电压摆动，和回收多路复用器中的电荷进行减小。可在单个路由多路复用器设计中结合多种功率减小技术。低功率路由多路复用器也可设计成以可选择的模式工作，例如高速高功率模式和低速低功率模式。

Description

低功率路由多路复用器
技术领域
本发明涉及低功率路由多路复用器。更特别地，本发明涉及减少静态和动态功率消耗的路由驱动器输入多路复用器(DIM)。
背景技术
在设计深亚微米装置中，如可编程逻辑器件(PLD)，对功率消耗的考虑正在增加。PLD包含许多作为可编程互连结构一部分的路由DIM。因此有必要通过减小路由DIM的静态和动态功率消耗而减小PLD中总的功率消耗。
已经提出一些方法减小路由DIM的功率消耗。一个方法通过在DIM不用时将其关闭而减小DIM中静态功率消耗。这通过减小漏电流的功率损耗而减小静态功率消耗。动态功率消耗也是通过限制DIM电压摆动而减小的。减小DIM的电压摆动会减小DIM的功率消耗，但也减小了DIM的速度且仅提供“弱”高逻辑输出信号。对于包括了该DIM设计的PLD，减小的电压摆动的副作用都不会显著影响其性能。然而，提出的DIM设计可能显著增加每个DIM的尺寸，从而增加PLD的尺寸。
综上所述，希望提供减小了静态和动态功率消耗的DIM，其可减小PLD总功率消耗而不显著增加PLD的尺寸。也有必要提供多个减小功率的DIM设计，其可提供多种用于减小功率消耗的技术，如最优DIM可基于其在PLD中的作用和位置选择。
发明内容
根据本发明，提供了低功率路由驱动器输入多路复用器(DIM)。也提供了多个低功率DIM实施例，其用多种不同技术减小静态和动态功率消耗，而不显著增加DIM的尺寸。
根据本发明，可通过将第一级DIM分成两半来减小短路电流。第一级的每一半被设计成具有不同的跳变点(trip point)，从而限制了从电源至接地之间的短路路径，在典型DIM中开关期间正是这样。
根据本发明，通过切断DIM中的晶体管可减小漏电流。
根据本发明，提供了一种电压摆动减小的DIM。电压摆动可从高电平或低电平减小。在DIM中也可回收电荷从而在开关期间减小DIM的功率消耗。
根据本发明，也可使用这些功率减小技术的不同组合。进一步地，根据本发明，可使用控制信号来调整DIM的工作模式。例如，DIM可在高速高功率模式和低速低功率模式之间根据速度要求进行切换。
根据附图和下面对优选实施例的详细描述，本发明进一步的特征以及它的本质和各种优点将变得更加明显。
附图说明
图1示出传统路由驱动器输入多路复用器(DIM)的说明性的示意图。
图2示出大面积、低功率DIM的说明性示意图。
图3示出本发明低功率DIM的第一实施例的说明性示意图。
图4说明了本发明具有分裂式第一级的DIM的工作。
图5示出本发明低功率DIM的第二实施例的说明性示意图。
图6示出本发明低功率DIM的第三实施例的说明性示意图。
图7A、图7B、图7C和图7D示出本发明低功率DIM的第四实施例上各种变型的说明性示意图。
图8A和图8B示出本发明低功率DIM的第五实施例上各种变型的说明性示意图。
图9示出本发明低功率DIM的第六实施例的说明性示意图。
图10示出本发明低功率DIM的第七实施例的说明性示意图。
图11示出本发明低功率DIM的第八实施例的说明性示意图。
具体实施方式
图1示出传统的路由驱动器输入多路复用器(DIM)100。可编程逻辑器件(PLD)的互连或内部连接(interconnect)可以包含可变长度的导线线段以及可编程路由开关，如路由DIM 100。路由DIM 100包含多路复用器110和驱动器120，其中驱动器120包括两个缓冲器130和140。术语“DIM”将用于表示该“多路复用器和驱动器”100，而独立的术语“多路复用器”和“驱动器”，或“DIM多路复用器”和“DIM驱动器”分别表示110和120。
多路复用器110包括六个数据输入或输入端102，两个第一级选择输入104，和三个第二级选择输入106。六个数据输入102中的一个可通过输入104和106被多路复用器110选择为输出。第一级选择输入104和第二级选择输入106可由存储器配置位、组合逻辑，或者由任何其它合适的装置控制。
用六个输入120来说明多路复用器110，是为了使该图不会过度复杂。应该理解的是，多路复用器110可被设计成支持任何合适数目的数据输入。进一步地，其它合适的多路复用器设计也可以替代多路复用器110。在某些实施例中，多路复用器110所具有的数据路径，它们从输入(input)至输出(output)的深度可以不同。施加到所选的数据输入102上的信号将从多路复用器110输出，并被输入到缓冲器120。
缓冲器120包括两个缓冲级，第一级130和第二级140。图1中包括有构成第一级130和第二级140的晶体管的尺寸，以便示出两个级之间的相对尺寸和每一级的P/N比率(即每一级中PMOS晶体管和NMOS晶体管的尺寸比率)。而且，给出这些示例性的晶体管尺寸还可以更清楚地说明典型DIM和本发明每个实施例之间的关系。这些晶体管尺寸仅是说明性的，且可以基于DIM的性能要求对其进行修改。
缓冲器120的第一级130包括电平恢复晶体管150。电平恢复晶体管150被使能(enable)，以将“弱”的高逻辑输入信号上拉到完全的高逻辑电压VDD。当高逻辑输入信号通过多路复用器110输入到缓冲器120时，多路复用器110的NMOS传递晶体管(pass transistor)可减小高逻辑输入信号约VTN，即传递晶体管的阈值电压。这导致“弱”高逻辑输入信号。虽然本发明所有实施例是用电平恢复晶体管(如电平恢复晶体管150)说明的，但也可以不用电平恢复晶体管。可替换地，多路复用器110可用不减小高逻辑输入信号的多路复用器设计(如全互补型(CMOS)设计)替换。或者，在多路复用器晶体管的栅极使用比驱动器上电源电压更高的电压也可消除对电平恢复的要求。
为了进一步补偿输入到缓冲器120的“弱”高逻辑输入信号，第一级130的P/N比率可向减小的跳变点(即在该点之上的电压被认为是高逻辑电平，而该点之下的电压被认为是低逻辑电平)倾斜。减小的跳变点可允许第一级130对“弱”高逻辑输入信号更敏感。通过减小P/N比率，第一级130可向较低的跳变点倾斜。例如，在DIM 100中，第一级130的P/N比率是1.5/2.5，而第二级140的P/N比率被设定为较传统的比率10/4。
可编程逻辑器件(PLD)具有许多像DIM 100一样的DIM，作为其可编程互连结构的部分。因此希望通过减小所有DIM的功率消耗来减小PLD中的总功率消耗。解决该问题的一种方法已被描述在如下文献中：Jason H.Anderson and Farid N.Najm，A Novel Low-PowerFPGA Routing Switch.Department of Electrical and ComputerEngineering，University of Toronto，Toronto，Ontario，Canada，pages 1-8，在此将该文献全部并入本文。
由Anderson和Najm提出的DIM设计如图2所示。DIM 200包括缓冲器220，其工作方式类似于缓冲器120，但包含额外的NMOS晶体管244和PMOS晶体管248。缓冲器220也包含第一级230和第二级240。为简明起见，在该图中用两个NMOS传递门(passgate)210来代替多路复用器110。NMOS传递门210表示输入信号传送过多路复用器(如多路复用器110)的信号路径，其中输入到所选数据输入102的信号在信号被输入到缓冲器220之前，通过两个多路复用器的两个NMOS传递门。
缓冲器220可工作于三种不同模式，这取决于NMOS晶体管244和PMOS晶体管248的设置。在高速模式中，PMOS晶体管248开通，以允许第二级240的输出(因而允许缓冲器220的输出)具有完全的轨对轨电压摆动(Full rail-to rail voltage swing)，并输出电压为VDD的高逻辑信号。NMOS晶体管244也可以该高速模式开通。在低速模式中，PMOS晶体管248关断，且NMOS晶体管244开通。结果，第二级240以减小的或“弱”的高逻辑信号工作，该高逻辑信号具有近似等于VDD-VTN的最大电压电平。缓冲器220的减小的电压摆动减小了DIM 200的功率消耗，但也减小了DIM 200的速度。最后，在休眠模式中，NMOS晶体管244和PMOS晶体管248均被关断。这减小了缓冲器220的漏电流，从而减小了缓冲器220闲置时的功率消耗。
虽然缓冲器220可节省功率，但晶体管244和248必须做得很大以避免过度的速度损失。因此，DIM 200的这种方案会导致非常大的DIM设计。
根据本发明所给出的各种DIM设计可减小DIM中静态和动态功率消耗，而且并不会显著增加现有设计的面积。
图3示出了根据本发明一个方面的DIM 300的视图。DIM 300通过减小DIM开关过程中出现的短路电流来减小动态功率消耗。例如，当缓冲器120在低逻辑输出电平和高逻辑输出电平之间过渡或转换时，存在一个第二级140的NMOS和PMOS晶体管都开通的短周期。在该周期中，存在从VDD到接地点的短路电流。减小或消除DIM缓冲器中的短路电流可减小总的DIM功率消耗。
在DIM 300中，缓冲器320的第一级被分为两半，第一级330A和第一级330B。分裂式第一级330A和330B可被设计成占有与单个第一级130(图1)大致相同的总晶体管宽度。这样，分裂式第一级330A和330B可被设计成使DIM 300不明显大于典型的DIM 100。虽然其它的实施例可以是较大的，但本实施例所说明的是，根据本发明，在不增加总的晶体管宽度的情况下实现功率减小是可能的。
分裂式第一级330A被连接到PMOS晶体管340A，当晶体管340A被激活时，其将DIM 300的输出拉至高逻辑电平。分裂式第一级330B被连接到NMOS晶体管340B，当晶体管340B被激活时，其将DIM 300的输出拉至低逻辑电平。分裂式第一级330A和分裂式第一级330B可近似按第二级晶体管340A和340B的宽度成比例分。
分裂式第一级330A和330B的P/N比率可这样设定，以便第一级330A可在较高输入电平(例如，比第一级130高)时开通，而第一级330B可在较低电平时开通。例如，第一级330A可具有约1.4/1.4的P/N比率，而反相器330B具有约0.3/0.9的P/N比率。作为通过改变分裂式第一级330A和330B的P/N比率来倾斜跳变点的结果，PMOS和NMOS反相器340A和340B同时开通的时间被减小。结果，通过DIM 300的短路电流被减小。
根据本发明，图4示出了DIM 300中缓冲器320的分裂式第一级330A和330B的操作。输入信号410表示DIM 300的输入信号，其进入多路复用器传递门310，并传送通过分裂式第一级330A和330B的输入端。一般地，第一级(如第一级130)的跳变点被设置为高逻辑电平和低逻辑电平之间的中点。然而在本实施例中，分裂式第一级330A在由虚线401表示的稍高的电平切换，而分裂式第一级330B在由虚线402表示的稍低的电平切换。因此，在输入信号410从低逻辑电平过渡到高逻辑电平的过程中，分裂式第一级330A(点404)的切换要晚于分裂式第一级330B(点403)的切换。也就是说，分裂式第一级330B会在分裂式第一级330A开通PMOS晶体管340A之前关断NMOS晶体管340B。这样就减小了在DIM 300的输出从低电平到高电平过渡过程中的短路电流。类似地，当输入信号410从高逻辑电平过渡回到低逻辑电平时，分裂式第一级330A(点405)的切换早于分裂式第一级330B(点406)的切换，因此PMOS晶体管340A会在NMOS晶体管340B开通之前被关断。
图5示出本发明的另一个实施例DIM 500。DIM 500通过减小未使用该DIM时的漏电流来减小功率消耗，同时也通过类似DIM300中的方式来减小短路电流。DIM 500中所有元件的工作方式与DIM300中的对应元件相类似。DIM 500还包括额外的晶体管531和532以及控制输入505。此外，电平恢复晶体管550是被连接到分裂式第一级530B，而不是分裂式第一级530A。
控制输入505允许DIM 500被使能(enable)或禁能(disable)。当控制输入505被设置为低逻辑值时，DIM 500被禁能。NMOS晶体管531被关断，而PMOS晶体管532被开通。结果，PMOS晶体管540A的栅极被置为高逻辑状态，从而阻止PMOS晶体管540A开通。在该禁能模式中，通过使PMOS驱动器540A关断而减小漏电流。当控制输入505被设置为高逻辑值时，DIM 500被使能，并且可以与DIM 300相似的方式工作。NMOS晶体管531可被做得较大，而PMOS晶体管532可被做得较小，从而使本实施例的速度衰减降至最小。例如，NMOS晶体管531的宽度可为4，而PMOS晶体管532的宽度可为0.3。
图6示出DIM 500的变型DIM 600。在该变型中，利用分裂式第一级630A的NMOS晶体管来切换NMOS晶体管631的顺序。切换这些晶体管的顺序，可使底部晶体管(即分裂式第一级630A中先前的NMOS晶体管)被分裂式第一级630B共享。该变化通过消除NMOS晶体管而减小了面积，但是也减小了DIM的速度。
图7A中示出了本发明的另一个实施例DIM 700A。与DIM 200不同(DIM 200是通过引入与输出PMOS晶体管串联的大晶体管来减小动态功率消耗)，DIM 700A是使用较小的逻辑晶体管来限制功率消耗。在DIM 200中，晶体管244和248提供DIM驱动器的整个驱动电流，因此在尺寸上与晶体管240相当或较大。相反，本实施例减小动态功率消耗是通过使用前置驱动器(pre-driver)晶体管731，734，735来调整电平而实现的。这些前置驱动器晶体管在尺寸上仅需与730A中非常小的前置驱动器晶体管相当，因此相对于DIM 200中与主驱动器晶体管串联放置的晶体管244和248节省了面积。此外，该电路还通过回收栅极电荷而降低了功率。
DIM 700A的所有元件以类似于DIM 300中相应元件的方式工作。DIM 700A还包括额外的晶体管734，735和731。控制输入705在高速高功率模式和低速低功率模式之间切换DIM 700A。(这与DIM 500的控制输入505不同，其是在使能和禁能模式之间切换DIM 500。)
当控制输入705被设置为高逻辑电平时，DIM 700A以高速高功率模式工作。PMOS晶体管734关断，这也断开了NMOS晶体管734。NMOS晶体管731开通，从而允许分裂式第一级730A正常工作。因此可看出，在高速高功率模式中，DIM 700A的工作方式类似于DIM 300。
当控制输入705设置为低逻辑电平时，DIM 700A以低速低功率模式工作。PMOS晶体管734开通，从而连接了PMOS晶体管740A的栅极和漏极之间的NMOS晶体管735。NMOS晶体管731关断，从而将分裂式第一级730A与接地端断开，并将其耦合到DIM 700A的输出。因此，在该低速低功率消耗模式中，DIM 700A的输出将由NMOS晶体管735的阈值电压VTN限制，使得DIM 700的最大输出等于VDD-VTN(其中VTN合并了NMOS晶体管735的阈值电压以及体效应)。而且，驱动器PMOS晶体管740A的栅极结必须被下拉到VDD-|VTP|以下，因此输出将在VDD-VTN-|VTP|达到静态平衡。由于这两个阈值下降，因此为了利用该方法获得可接受的速度，可能必须使用低Vt晶体管。
DIM 700A通过回收PMOS晶体管740A的栅极电荷进一步节省功率。通常，在由低到高的过渡中，PMOS晶体管740A的栅极电荷通过分裂式第一级730A流到接地点。然而，虽然DIM 700A是低速低功率模式，但在由低到高的过渡过程中，PMOS晶体管740A的栅极电荷对DIM 700A的输出充电。这种电荷回收进一步减少了需要为过渡供应的能量总量。
根据本发明一个相关实施例，可重新调整前置驱动器晶体管的顺序，而不影响DIM的功能。例如，可交换晶体管734和735或晶体管731和733，而不会明显影响DIM 700A的性能。
图7B、图7C和图7D示出DIM 700B，700C和700D，它们都是根据本发明的DIM 700A的变型的例子。在DIM 700B中，用NMOS晶体管734B代替DIM 700A的PMOS晶体管734。用NMOS晶体管代替PMOS晶体管避免了PMOS晶体管734的阈值电压下降，从而提高驱动器的速度。图7C示出了DIM 700A的第二种变型。通过用单个NMOS晶体管736来代替晶体管734和735，可使DIM 700C具有较小的面积和较快的速度。图7D示出了DIM 700D，即DIM 700A的一种非可配置形式。DIM 700D总是以低功率模式工作，因此不能被配置用于高速工作，但其具有很少的晶体管，因而小于DIM 700A。
图8A示出DIM 800A，即本发明DIM 700A的另一个变型。在DIM 800A中，用PMOS晶体管835来代替NMOS晶体管735。PMOS晶体管835栅极所连接的信号与连接NMOS 735栅极的信号互补。DIM800A具有输出电压摆动VDD-|VTP|，其中VTP是PMOS晶体管835的阈值电压。有优势的是，DIM 800A的输出电压摆动很少受到PMOS晶体管835体效应的影响，因此可使电路加速。图8B示出了DIM 800B。DIM 800B是DIM 800A的一种非可配置形式，类似于图7D的DIM700D，其中去除了配置位和选通晶体管。
图9示出根据本发明的DIM 900，其结合了DIM 500和DIM700A的特征。DIM 900包括控制输入905A和905B。控制输入905A以类似于控制输入705(图7A)的方式，在高速和低速模式之间切换DIM 900。控制输入905B以类似于控制输入505(图5)的方式，在使能和禁能模式之间切换DIM 900。控制输入905A和905B在低速和禁能模式中必须被分别设置，从而禁能该DIM。可根据上面DIM 500和DIM 700A的描述来理解DIM 900的操作以及它的各种工作模式。
图10示出根据本发明的DIM 1000，其结合DIM 500和DIM800A的特征。DIM 1000包括控制输入1005A和1005B。控制输入1005A在高速高功率模式和低速低功率模式之间以类似于控制输入805的方式切换DIM 1000。控制输入1005B在使能和禁能模式之间以类似于控制输入505(图5)的方式切换DIM 1000。可根据上面对DIM 500和DIM 800A的描述来理解DIM 1000的操作以及它的各种工作模式。
图11示出根据本发明的DIM 1100，其结合DIM 700D和DIM800B的特征。虽然由于NMOS和PMOS驱动器的阈值电压降，DIM700D具有比DIM 800B低的静态输出电压，但DIM 700D具有初始过渡稍快的优点，这是由于栅极下拉晶体管760连接到多路复用器的输出端，避免了缓冲器730B的延迟。通过使用NMOS和PMOS，可将DIM 700D和DIM 800B的优势结合，以切换PMOS的栅极，如DIM1100所示。虽然DIM 1100是不可配置的，但可用类似于某些前述DIM电路的方式将其设计成具有控制输入。
因此，提供了用于低功率路由多路复用器的电路和方法。本领域技术人员可以理解本发明可以不同于所述的实施例，这些实施例是说明性的，而不是限制性的，本发明仅由所附权利要求限定。例如，根据本发明，不同实施例已经示出，其通过减小短路电流，减小漏电流，减小输出电压摆动以及回收栅极电荷而提供功率节省。某些所示实施例使用这些技术中的一种或多种来减小功率消耗。某些所示实施例具有控制输入，其允许DIM在不同工作模式之间切换。应理解的是，除了所示实施例之外，还可有其它变型，而所示实施例仅是解释说明了几种结构而已。

Claims (32)

1.一种路由驱动器多路复用器电路，其包括：
一个多路复用器；
一个缓冲器电路，其包括：
一个第一级，其被分成第一电路和第二电路，这两个电路都接收来自所述多路复用器的输出信号并且其中所述第一电路向比所述第二电路高的跳变点倾斜；以及
一个第二级，其具有第一输入和第二输入，分别用于接收来自所述第一电路和所述第二电路的输出信号。
2.根据权利要求1所述的路由驱动器多路复用器电路，其中所述第一电路的P/N比率大于所述第二电路的P/N比率。
3.根据权利要求1所述的路由驱动器多路复用器电路，进一步包括上拉电路，其适于响应所述第一和第二电路中的一个，上拉所述多路复用器的输出。
4.根据权利要求1所述的路由驱动器多路复用器电路，进一步包括缓冲器禁能电路，其可操作以禁能所述第二级。
5.根据权利要求4所述的路由驱动器多路复用器电路，进一步包括一个控制输入，其可操作以控制所述缓冲器禁能电路，从而使能和禁能所述缓冲器。
6.根据权利要求1所述的路由驱动器多路复用器电路，进一步包括电压限制电路，其可操作以限制所述第二级的电压摆动。
7.根据权利要求6所述的路由驱动器多路复用器电路，进一步包括一个控制输入，其可操作以使能和禁能所述电压限制电路。
8.根据权利要求6所述的路由驱动器多路复用器电路，其中所述电压限制电路减小所述第二反相级的高电压输出。
9.根据权利要求6所述的路由驱动器多路复用器电路，其中所述电压限制电路增加所述第二级的低电压输出。
10.根据权利要求6所述的路由驱动器多路复用器电路，所述电压限制电路增加所述第二级的低电压输出，并减小其高电压输出。
11.一种路由驱动器多路复用器电路，其包括：
一个多路复用器；
一个缓冲器电路，其包括：
一个第一反相级，其被分成第一反相器电路和第二反相器电路，这两个反相器电路接收来自所述多路复用器的输出信号，其中所述第一和第二反相器电路均包括一个NMOS晶体管和一个PMOS晶体管；和
一个第二反相级，其包括一个PMOS晶体管、一个NMOS晶体管以及一个输出，所述PMOS晶体管可操作以接收来自所述第一反相器电路的输出信号，并响应来自所述第一反相器电路的输出信号，上拉所述输出信号的电压，且所述NMOS晶体管可操作以接收来自所述第二反相器电路的输出信号，并响应来自所述第二反相器电路的输出信号下拉所述输出信号的电压。
12.根据权利要求11所述的路由驱动器多路复用器电路，其中所述第一反相器电路的PMOS晶体管尺寸与所述第一反相器电路的NMOS晶体管尺寸的比率大于所述第二反相器电路的PMOS晶体管尺寸与所述第二反相器电路的NMOS晶体管尺寸的比率。
13.根据权利要求11所述的路由驱动器多路复用器电路，其中在所述第二反相级的过渡过程中，所述第二反相器电路的输出信号电压低于所述第一反相器电路的输出信号电压。
14.根据权利要求11所述的路由驱动器多路复用器电路，进一步包括一个上拉晶体管，其适于响应所述第一和第二反相器电路输出中的一个将所述多路复用器输出的电压上拉。
15.根据权利要求11所述的路由驱动器多路复用器电路，进一步包括缓冲器禁能电路，其可操作以防止所述第二反相级开通。
16.根据权利要求15所述的路由驱动器多路复用器电路，其中所述缓冲器禁能电路包括一个第一晶体管，其可操作以防止所述第一反相器电路输出被下拉；以及一个第二晶体管，其可操作以上拉所述第一反相器电路的输出。
17.根据权利要求16所述的路由驱动器多路复用器电路，其中所述第一和第二晶体管是可控制的，从而使能和禁能所述缓冲器禁能电路。
18.根据权利要求11所述的路由驱动器多路复用器电路，进一步包括电压限制电路，其可操作以限制所述第二反相级的电压摆动。
19.根据权利要求18所述的路由驱动器多路复用器电路，其中所述电压限制电路连接在所述第二反相级的一个输入和所述第二反相级的输出之间。
20.根据权利要求18所述的路由驱动器多路复用器电路，其中所述电压限制电路包括一个电压限制NMOS晶体管，其连接在所述第二反相级的PMOS晶体管和所述第二反相级的输出之间。
21.根据权利要求18所述的路由驱动器多路复用器电路，其中所述电压限制电路包括一个电压限制PMOS晶体管，其连接在所述第二反相级的NMOS晶体管和所述第二反相级的输出之间。
22.根据权利要求18所述的路由驱动器多路复用器电路，其中所述电压限制电路进一步包括一个晶体管，其可操作以禁能所述第一反相级的所述反相器电路中的一个。
23.根据权利要求18所述的路由驱动器多路复用器电路，其中所述电压限制电路进一步包括一个控制输入，其可操作以激活和停用所述电压限制电路。
24.一种用于减小路由驱动器多路复用器电路的功率消耗的方法，其包括：
将一个第一路由驱动器多路复用器电路缓冲级分为第一电路和第二电路，这两个电路接收来自一个多路复用器的输出信号，并且具有输出信号；和
在一个第二路由驱动器多路复用器电路缓冲级处接收来自所述第一电路和所述第二电路的输出信号，该第二路由驱动器多路复用器电路缓冲级具有一个接收所述第一电路输出的第一输入，和一个接收所述第二电路输出的第二输入。
25.根据权利要求24所述的方法，进一步包括将所述第一电路向比所述第二电路高的跳变点倾斜。
26.根据权利要求24所述的方法，进一步包括对所述第一和第二电路的输出信号中的至少一个进行响应，上拉来自所述多路复用器的输出信号。
27.根据权利要求24所述的方法，进一步包括选择性地禁能所述第二缓冲级。
28.根据权利要求24所述的方法，进一步包括限制所述第二缓冲级的一个输出的电压摆动。
29.根据权利要求28所述的方法，进一步包括对一个控制输入进行响应，限制所述第二缓冲级输出的电压摆动。
30.根据权利要求28所述的方法，其中所述限制包括减小所述第二缓冲级的高电压输出。
31.根据权利要求28所述的方法，其中所述限制包括增加所述第二缓冲级的低电压输出。
32.根据权利要求28所述的方法，其中所述限制包括增加所述第二缓冲级的低电压输出，并减小高电压输出。
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