CN1862702B - 存储器系统及只读存储器系统 - Google Patents

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Abstract

本发明提供一种存储器系统及只读存储器系统，用以缩短存储单元的存取时间。上述存储器系统包括：至少一存储单元、至少一位线放电次系统，具有至少一放电模组，每个放电模组耦接至位线，而位线又耦接至至少一存储单元，用以在放电控制信号触发时，将位线降低一电压电平；至少一感测放大器，耦接至位线，用以在选取的存储单元中决定所要储存的数据；以及至少一锁存模组，用以在锁存致能信号触发时，储存由感测放大器决定所要储存的数据。其中放电控制信号在锁存致能信号触发之前被触发，以便降低位线的电压电平而加速数据的读取。本发明可缩短存储单元的存取时间。

Description

存储器系统及只读存储器系统
技术领域
本发明是有关于集成电路设计，特别是有关于一种在触发数据储存前对存储器位线放电的系统，以增加读取速度。
背景技术
各式型态的存储器广泛地应用于今日的计算装置。它们包括只读存储器(read only memory；ROM)及随机存取存储器(random access memory；RAM)。ROM一般用于计算机装置中的储存媒介。因为它不易被写入，所以主要用途为储存韧体(firmware)或与硬件密切相关的软件，且不需经常升级。
传统用来感测存储单元状态的方法是利用感测放大器配合锁存器(latch)。因为已充电的位线(Bit-line)会漏电至既定“High”与“Low”状态的电压电平，所以感测放大器从感测已充电的位线的电压来决定存储单元的状态。然而，已充电的位线漏电至既定“High”与“Low”状态的电压电平所需的时间幅度并不相同。因为“High”状态的电压电平远高于“Low”状态的电压电平，所以从“High”状态的电压电平漏电至“Low”状态的电压电平所需的时间幅度相当大。读取幅度受电压漏电至既定电压电平需要的时间幅度所影响。若无足够的读取幅度会影响读取结果而造成可靠度问题。目前，因为在锁存前，没先将位线放电，ROM的读取时间也很慢。如此造成额外的时间延迟拖慢了读取过程。
因此，需要提供一种具有可靠的状态侦测而不会延迟过长时间的电路设计。
发明内容
有鉴于此，为了解决上述问题，本发明主要目的在于提供一种存储器存取方法及一种存储器系统以缩短存储单元的存取时间。
本发明提供的存储器系统包括：至少一存储单元、至少一位线放电次系统(具有至少一放电模组，每个放电模组耦接至位线，而位线又耦接至至少一存储单元，用以在放电控制信号触发时，将位线降低电压电平)、至少一感测放大器(耦接至位线，用以在选取的存储单元中决定所要储存的数据)、以及至少一锁存模组(用以在锁存致能信号触发时，储存由感测放大器决定的所要储存的数据)，其中，当对上述选取的存储单元进行读取时，放电控制信号在锁存致能信号触发之前被触发，以便降低位线的电压电平而加速数据的读取。
本发明所述的存储器系统，还包括一预先充电模组，用以对耦接至上述位线的一信号进入线充电，进而对上述位线充电。
本发明所述的存储器系统，还包括一位线选择模组，用以将上述感测放大器耦接至一所选取的位线，以存取上述选取的存储单元。
本发明所述的存储器系统，每一放电模组是一晶体管，当上述放电控制信号作用于上述晶体管的栅极时，用以降低上述位线的电压电平。
本发明还提供一种只读存储器系统，所述只读存储器系统包括：至少一存储单元；至少一位线放电次系统，具有至少一放电模组，每一放电模组耦接至一位线，而上述位线又耦接至至少一存储单元，以便在一放电控制信号触发时，降低上述位线的电压电平；至少一感测放大器，耦接至上述位线，用以在一选取的存储单元中决定所要储存的数据；以及至少一锁存模组，用以在一锁存致能信号触发时，储存由上述感测放大器决定的所要储存的数据，其中，当对上述选取的存储单元进行读取时，上述放电控制信号在上述锁存致能信号触发之前被触发，以便降低上述位线的电压电平而加速数据的读取。
本发明所述的只读存储器系统，还包括一预先充电模组，用以对耦接至上述位线的一信号进入线充电，进而对上述位线充电。
本发明所述的只读存储器系统，每一放电模组是一晶体管，当上述放电控制信号作用于上述晶体管的栅极时，用以降低上述位线的电压电平。
本发明所述的只读存储器系统，还包括至少一位线选择模组，用以耦接一所选取的位线至上述感测放大器。
本发明所述存储器系统及只读存储器系统，可缩短存储单元的存取时间。
附图说明
图1是显示依据本发明实施例具有一位线放电次系统的存储电路图；
图2是显示图1中电路的输入信号的时序图。
具体实施方式
无论如何，本发明的建构及操作方法，连同其额外目的及优点，从以下实施例的说明配合相关图示，将可被充分了解。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下：
以下提供在锁存模组被致能以记录数据之前，先将存储单元阵列的位线放电，以达成较佳读取速度及幅度的详细说明。
图1是显示为改善ROM的读取速度及幅度，本发明实施例的一位线放电机制，以及以存储单元阵列实现的次系统101的电路图100。如众所已知，存储单元阵列(memory cell array)包括：一个以上存储单元(memory cell)、一位线(bit-line)、及一字线(word-1ine)。在本实施例中仅为说明起见，存储单元阵列具有18个存储单元102(位于6列3行的矩阵)。每一存储单元102耦接至一位线104及一字线106，其中位线提供存取存储单元的行地址，而字线提供存取存储单元的列地址。
举例来说，当一位线104被充电且“High”的信号作用于一字线106，一存储单元102便被选取。每一位线亦各耦接至一选择模组108、110或112，上述选择模组是当耦接至特定位线的存储单元被编程或读取时，用作耦接对应位线至信号进入线114的开关。每一选择模组108、110及112，通常由个别的选择信号所控制，而此选择信号可导通特定模组108、110或112，以提供对应位线所需的电流。上述选择模组108、110及112，如图1所示以PMOS晶体管为佳。当通过导通预先充电模组116来编程一存储单元时，信号进入线114以源极电压来预先充电。感测放大器130(耦接至信号进入线114上的节点119)在读取过程中用以决定所选取存储单元的状态。感测放大器130更耦接至一锁存模组132，该锁存模组132通过锁存致能信号触发来储存由感测放大器130所感测的数据以产生最后输出。
存储器的读取速度大致上依锁存模组读取存储单元“Low”状态的速度而定。亦即，若较早触发锁存致能信号，则可改善读取速度。为加速存储单元的读取速度，于位线实施一放电次系统(一组放电模组)，以便在锁存模组132被触发之前协助位线放电。上述放电模组以与存储单元近似类型的晶体管为佳，以便易于计算或预估放电时间。举例而言，一组NOMS晶体管120、122及124被用于放电次系统，且通过放电控制线126所提供的放电控制信号来控制。
在锁存模组被触发之前将位线放电，可快速放电，因此可使“Low”状态较早读取。因为锁存模组在位线漏电至某电压电平时才会触发，故此“Low”状态一般需要最长的读取时间。通过将位线放电，可缩短读取周期，因而改善读取速度。此外，对ROM的读取幅度亦有助益。值得注意的是，即使加速位线放电，对“High”状态的读取动作而言，仍有足够的读取幅度。
当存储单元102在“Low”状态被读取时，“Low”控制信号将作用于预先充电模组116的栅极，以将其导通使供应电压能对信号进入线114预先充电。当信号进入线114被充电时，模组116被截断，而模组108将被导通，以提供必要电流予位线104。字线106将施加一必要信号以选取存储单元102所在的列。当位线104已充电且字线106具有“High”信号，存储单元102会被选取，且感测放大器可读取存储单元102的状态。预先编程电压的门槛值被用以决定存储单元102的状态为“High”或“Low”。要注意的是，读取信号会持续漏失，且一旦达到“Low”状态的读取幅度，放电控制线126将提供必要信号以导通NMOS晶体管120，将位线104放电。另外要注意的是，锁存致能信号在放电过程被用来记录感测放大器所读取的数据，以提供被选取存储单元102的状态。
图2中的时序图200是显示电路图100所有输入信号的时序。该时序图亦通过显示信号进入线114的信号，来呈现读取速度如何增加。
为进一步说明，图1中节点119的两个感测输入信号202及204重叠置于图2。当然，此二信号不会同时供应至感测放大器。当被选取的存储单元处于“High”的状态时，感测输入信号202代表信号进入线的信号，而当被选取的存储单元处于“Low”的状态时，则产生感测输入信号204。预先充电信号206是控制预先充电模组116的栅极，而放电信号208是信号线126上的控制信号，用以控制放电模组120-124的栅极。放电及预先充电信号皆影响感测输入信号202及204的波形。
当预先充电信号206从“High”切换至“Low”，图1中模组116被导通，以对信号进入线114充电，因此导致节点119的感测输入信号204提升至“High”的电平。当预先充电信号206从“Low”切换至“High”，感测输入信号202及204将因漏电而向下倾斜。对代表图1中信号进入线114的信号的感测输入信号202而言，当被选取的存储单元处于“High”的状态，信号在经过某种程度漏电后向上回升。在经过一段时间后，放电信号208将被切换至“High”，以导通NMOS晶体管120、122及124，而使感测输入信号202及204被放电至零。在经过一段既定时间后，锁存致能信号210将被切换至“High”，以触发锁存模组储存及输出所感测的数据。
当感测放大器感测到存储单元的输出时，一组读取幅度212及214被预先编程，以使感测放大器可决定所选取的存储单元处于“High”或“Low”的状态。在较佳实施例中，“High”状态与“Low”状态的读取幅度212与214被编程，以使高于“High”状态的读取幅度212的信号，被视为“High”的状态，而低于“Low”状态的读取幅度214的信号，被视为“Low”的状态。
在此例中，当锁存致能信号210被切换至“High”时，感测输入信号202约在“High”状态的读取幅度212(低于当放电信号一开始被触发，相同信号的电压电平)。同样地，当锁存致能信号210被切换至“High”时，感测输入信号204在“Low”状态的读取幅度214。标示为“cp”的虚线仅作为指出两幅度间的约略中点。注意时脉信号216是本系统的时序信号，且诸如预先充电信号206及放电信号208等输入信号皆以时脉信号216的时序来进行同步。
在时间幅度218内，在位线充电后，当预先充电信号206从“Low”状态切换至“High”时，呈现感测输入信号202及204漏电压的比率。放电信号208切换至“High”与锁存致能信号210切换至“High”的时间间隔即时间幅度220。时间幅度220亦为位线放电至“High”或“Low”状态的读取幅度212或214所需的时间长度。时间幅度222显示，若位线尚未被放电，感测输入信号204便会产生此额外的延迟时间。本发明无须锁存模组等待该额外的时间幅度222，因而加快了读取速度。从另一方面来看，时间幅度220受控制且为既定，因而不会使存储单元的“High”的状态被解读成“Low”的状态。此外，存储元件的存取时间是时间幅度218与220之和。
放电次系统(包括NMOS晶体管120、122与124)因感测输入信号202与204更加急遽下降，而加速读取过程。通过此法，缩短了ROM的存取时间，且将读取“High”与“Low”的时间幅度最佳化。以较大的读取幅度或许可达到较佳的效果。下列表1亦说明根据本发明的实施例所设计的存储元件与类似的传统存储元件的比较结果，并假设其具有2M位及1024条位线。
表1
Figure GSB00000747309300071
经过比较可看出，存取时间从4.8ns缩短至4.1ns，亦即改善了0.7ns。此外，“High”状态的读取幅度从417mV降至367mV(仍高于“Low”状态的读取幅度)。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下：
100：电路图
101：次系统
102：存储单元
104：位线
106：字线
108、110、112：选择模组
114：信号进入线
116：预先充电模组
119：节点
120、122、124：放电模组
126：放电控制线
130：感测放大器
132：锁存模组
200：时序图
202、204：感测输入信号
206：预先充电信号
208：放电信号
210：锁存致能信号
212、214：读取幅度
216：时脉信号
218、220、222：时间幅度
cp：212与214的约略中点

Claims (8)

1.一种存储器系统，所述存储器系统包括：
至少一存储单元；
至少一位线放电次系统，具有至少一放电模组，每一放电模组耦接至一位线，而上述位线又耦接至至少一存储单元，以便在一放电控制信号触发时，降低上述位线的电压电平；
至少一感测放大器，耦接至上述位线，用以在一选取的存储单元中决定所要储存的数据；以及
至少一锁存模组，用以在一锁存致能信号触发时，储存由上述感测放大器决定的所要储存的数据，
其中，当对上述选取的存储单元进行读取时，上述放电控制信号在上述锁存致能信号触发之前被触发，以便降低上述位线的电压电平而加速数据的读取。
2.根据权利要求1所述的存储器系统，其特征在于，还包括一预先充电模组，用以对耦接至上述位线的一信号进入线充电，进而对上述位线充电。
3.根据权利要求1所述的存储器系统，其特征在于，还包括一位线选择模组，用以将上述感测放大器耦接至一所选取的位线，以存取上述选取的存储单元。
4.根据权利要求1所述的存储器系统，其特征在于，每一放电模组是一晶体管，当上述放电控制信号作用于上述晶体管的栅极时，用以降低上述位线的电压电平。
5.一种只读存储器系统，所述只读存储器系统包括：
至少一存储单元；
至少一位线放电次系统，具有至少一放电模组，每一放电模组耦接至一位线，而上述位线又耦接至至少一存储单元，以便在一放电控制信号触发时，降低上述位线的电压电平；
至少一感测放大器，耦接至上述位线，用以在一选取的存储单元中决定所要储存的数据；以及
至少一锁存模组，用以在一锁存致能信号触发时，储存由上述感测放大器决定的所要储存的数据，
其中，当对上述选取的存储单元进行读取时，上述放电控制信号在上述锁存致能信号触发之前被触发，以便降低上述位线的电压电平而加速数据的读取。
6.根据权利要求5所述的只读存储器系统，其特征在于，还包括一预先充电模组，用以对耦接至上述位线的一信号进入线充电，进而对上述位线充电。
7.根据权利要求5所述的只读存储器系统，其特征在于，每一放电模组是一晶体管，当上述放电控制信号作用于上述晶体管的栅极时，用以降低上述位线的电压电平。
8.根据权利要求5所述的只读存储器系统，还包括至少一位线选择模组，用以耦接一所选取的位线至上述感测放大器。
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