CN1862648A - 一种像素结构及其检修方法与制造方法 - Google Patents

Abstract

一种像素结构，包括至少二条扫描线与至少二条数据线，这些扫描线与数据线彼此相交，而在这些扫描线与数据线的内围，形成至少一个区间。并且，像素结构还包括薄膜晶体管、保护层、缺陷检测图案以及像素电极。像素电极设置于保护层上，其通过开口电连接于薄膜晶体管。缺陷检测图案(defect detecting pattern)，设置于区间中，用以检测其下方是否有其它的导电或半导体材料所构成的残留物存在。

Description

一种像素结构及其检修方法与制造方法

技术领域

本发明涉及一种像素结构，特别是涉及一种能够便于检测是否有残留多余的导电或半导体材料的像素结构。

背景技术

一般而言，液晶面板主要包括滤光基板、阵列基板以及充填在滤光基板与阵列基板之间的液晶材料层。藉由控制阵列基板与滤光基板之间的电场，来扭转液晶材料层中的液晶分子，改变光线在液晶面板中的行进方向，造成穿过滤光基板的光线亮度有所差异，而显示出图像。

请参阅图1，其为液晶显示器中阵列基板1的俯视示意图。

阵列基板1上设置有多条扫描线10以及多条数据线11。这些扫描线10与这些数据线11相互行列交错，将阵列基板1划分成多个像素结构12，每一像素结构中皆设有薄膜晶体管121以及像素电极122。其中，薄膜晶体管121为一个三端子的开关元件，同时电连接扫描线10、数据线11以及像素电极122三者。依据扫描线10所输入的电信号可用以开启或是关闭薄膜晶体管121，而控制数据线11传输至像素电极122的电压信号。

而值得注意的是，前述的扫描线10、数据线11、薄膜晶体管121、像素电极122等元件，皆是通过沉积及蚀刻等工艺，将各种所需材料，以预设的图案，依次形成在阵列基板1上。而在这些元件的制作工艺中，偶会发生材料残留在预设的图案区域以外的情况，而造成不同型态的缺陷(Defect)。

举例来说，如图2所示，为一像素结构12的示意图。其中，在制作薄膜晶体管121时，以非晶硅沉积于其栅极1211上，作为薄膜晶体管的沟道层1212，若有非晶硅沉积在预定位置以外时，则会在像素结构中，形成如图2所示的残留物13。

若当此残留物位置为在跨数据线与像素电极的位置，此残留物13与其上方的像素电极122会产生耦合电容，则当阵列基板1运作时扫描线10及数据线11皆会输入电压，数据线11的电压会经由此残留物13与其上方的像素电极122产生的耦合电容影响像素电极122的正常运作造成点缺陷。

而如图3所示，为另一像素结构的示意图。其中，当沉积一金属层在阵列基板上，形成多条扫描线10时，若有金属沉积在预定位置以外时，则会在像素结构中形成残留物13，例如图3所示者。若此残留物13恰好连接在二个扫描线10之间，则势必会造成此二扫描线10的短路发生造成线缺陷。

因此，前述的残留物往往是液晶面板造成缺陷的主因之一。现行的测试方法，以电压通入扫描线及数据线中，并测量各个像素电极电位值，比较是否有某一像素电极有特别异常的电位值。然而，此种测试方法，却有极大的缺点尚待克服。以前述像素结构中具有耦合电容的情况来说，此耦合电容对于像素电极的电位值影响不大。换句话说，很难灵敏地侦测出具有耦合电容的像素电极，与不具有耦合电容的像素电极两者的电位值差异，而无法判断像素结构是否有多余的残留物造成耦合电容。

若以前述像素结构中有残留物，使二扫描线发生短路的情况来说，虽然通入电压于扫描线及数据线后，若二扫描线之间发生短路，则连接于此扫描线所测的像素电极电位值都将为异常值，但是这些像素电极彼此之间的电位值相互差异却不大。换句话说，虽然可判断此二扫描线之间发生短路，却难以判断是何处的像素电极中具有残留物，而造成此二扫描线发生短路。

因此，对此领域的设计业者或生产业者而言，如何有效的检测出阵列基板上多余的残留物，以克服残留物所带来的缺陷问题，已成为相关人士所致力的方向。

发明内容

为此，本发明提出一种像素结构，可便于测试是否有残留物以及残留物的位置。

本发明的像素结构，包括了至少二条扫描线与至少二条数据线，这些扫描线与数据线彼此相交，而在这些扫描线与数据线的内围，形成了至少一个区间。

并且，本发明的像素结构还包括薄膜晶体管、保护层、缺陷检测图案以及像素电极。

薄膜晶体管设置于区间内，电连接于两条扫描线其中一条以及两条数据线的其中的一条。

至少一保护层设置于阵列基板上，并覆盖于这些扫描线、数据线以及薄膜晶体管上方，用以保护这些元件不受污染或损害。且保护层具有至少一开口。

至少一缺陷检测图案(defect detecting pattern)，设置于区间中，用以检测其下方是否残留有其它的导电或半导体材料所构成的残留物存在。

至少一像素电极设置于保护层上，其通过开口电连接于薄膜晶体管。

藉由缺陷检测图案的设置，使其像素电极得以与缺陷检测图案下方可能的残留物产生接触。像素电极的电位值在进行电压测试时，若接触到残留物，则会使所量得的电位值会受此残留物影响而产生异常，而可判定此像素结构中有残留物存在。

为使本发明的优点及精神能更进一步的被揭示，兹配合附图作一详细说明如后。

附图说明

图1为液晶显示器中阵列基板的俯视示意图。

图2为一像素结构的示意图。

图3为另一像素结构的示意图。

图4A为本发明的像素结构一优选实施例的俯视示意图。

图4B为图4A所示的沿A-A’剖面线的剖面示意图。

图4C为一像素结构的绝缘层表面具残留物时的剖面示意图。

图4D为一像素结构的阵列基板表面具残留物时的剖面示意图。

图5A～图5F为本发明的像素结构中的缺陷检测图案的不同实施方式。

图6为前述像素结构的检测方法的流程示意图。

图7A至图7C为本发明的像素结构，在各层膜间发生残留时进行检修的示意图。

图8为前述像素结构的制造方法的流程示意图。

简单符号说明

1阵列基板                    26薄膜晶体管

2像素结构                    27保护层

3像素结构                    28缺陷检测图案

10扫描线                     29像素电极

11数据线                     30残留物

12像素结构                   261栅极

121薄膜晶体管                262绝缘层

122像素电极                  263沟道层

13残留物                     264源极

20阵列基板                   265漏极

21扫描线                     271开口

22数据线                     1211栅极

23区间                       1212沟道层

24光遮蔽图案                 W1切割路径

25共享线                     W2切割路径

具体实施方式

请参阅图4A及图4B，其为本发明像素结构2一优选实施例的俯视示意图，及其沿A-A’剖面线的剖面示意图。

如图4A所示，在阵列基板20上设置了多条扫描线21与多条数据线22，这些扫描线21行列交错于这些数据线22，而可区隔出多个像素结构2，每一像素结构2，由相邻的二条扫描线21与相邻的二条数据线22所区隔划分而成。

换句话说，本发明的像素结构2，包括了至少二条扫描线21与至少二条数据线22，这些扫描线21与数据线22彼此相交，而在这些扫描线21与数据线22的内围，形成了至少一个区间23。

而在一优选实施例中，此像素结构2还包括至少二光遮蔽图案24以及一共享线25。各光遮蔽图案24部份与像素电极部份重叠，且并不限定于各光遮蔽图案24位于区间的何处，而本发明的优选实施例，举例而言可为：各光遮蔽图案24平行于各数据线22，用以减少像素结构2中的漏光现象(lightleak)。在其它不同的实施方式中，其也可为平行于各扫描线21；又或者，此像素结构2还包括至少三光遮蔽图案24以及一共享线25。其中二个光遮蔽图案24平行于各数据线22，另一光遮蔽图案平行于各扫描线21的其中之一。而共享线25则设置于二扫描线22之间，可用以作为像素结构2中的储存电容。

请一并参照图4B。并且，本发明的像素结构2还包括薄膜晶体管26、保护层27、缺陷检测图案28以及像素电极29。

薄膜晶体管26设置于区间23内，在本实施例中，以一背面沟道蚀刻结构(back-channel eteched，BCE)作为说明，在其它的实施例中，其也可为一蚀刻终止层结构(etched-stopper)、底栅结构(bottom-gate)、反转式薄膜晶体管结构(inversed-TFT)或顶栅结构(top-gate)皆可适用之，当然，该薄膜晶体管结构的材料，可为一非晶硅、一微晶硅、一多晶硅或上述任意组合所形成的群组。且该薄膜晶体管可为N型晶体管(N-type)、P型晶体管(P-type)或混合型晶体管(如N型+P型)。该薄膜晶体管电连接于两条扫描线其中一条，以及两条数据线的其中的一条。

薄膜晶体管26具有栅极261、绝缘层262、沟道层263、源极264以及漏极265。其制作方法可于在沉积第一金属层于阵列基板表面时，同时定义出扫描线21、光遮蔽图案24、共享线25与薄膜晶体管的栅极261。并覆盖绝缘层262于扫描线21、光遮蔽图案24、共享线25与薄膜晶体管栅极261的上方，此绝缘层262可由至少一无机介电材料(如：氧化硅(SixOy)，氮化硅(SixNz)，氮氧化硅(SixOyNz))、或至少一有机材料(如光致抗蚀剂、聚酯(polyester)或其它聚合物)或上述任意组合所形成的混合层。

并在绝缘层262上形成一半导体层(如非晶硅层以及掺杂层)，配置为薄膜晶体管的沟道层263。再沉积第二金属层于沟道层262上方，同时定义出数据线22与薄膜晶体管26的源极264、漏极265。或者，可于在沉积第一金属层于阵列基板表面时，同时定义出扫描线21、共享线25与薄膜晶体管的栅极261。并覆盖绝缘层262于扫描线21、共享线25与薄膜晶体管栅极261的上方。并在绝缘层262上形成一半导体层(如非晶硅层以及掺杂层)，配置为薄膜晶体管的沟道层263。再沉积第二金属层于沟道层262上方，同时定义出数据线22与薄膜晶体管26的源极264、漏极265及光遮蔽图案24。

保护层27设置于阵列基板上，并覆盖于这些扫描线21、数据线22以及薄膜晶体管26上方，用以保护这些元件不受污染或损害。或者，保护层27设置于阵列基板上，并覆盖于这些扫描线21、数据线22、薄膜晶体管26及光遮蔽图案24上方，用以保护这些元件不受污染或损害。且保护层27具有至少一开口271。其中，该保护层可由至少一无机介电材料(如：氧化硅(SixOy)，氮化硅(SixNz)，氮氧化硅(SixOyNz))、或至少一有机材料(如光致抗蚀剂、聚酯(polyester)或其它聚合物)或上述任意组合所形成的混合层。

缺陷检测图案28(defect detecting pattern)，设置于区间23中，用以检测其下方是否残留有其它的导电或半导体材料所构成的残留物存在。如图4A-4D所示，其为一设置于区间23中的孔洞。并进一步说明的是，此孔洞在本实施例中位于区间23的角落处，但其并不限于只可设置于在角落处，其可设置于区间23中任一位置，如区间23的中间区域，或是邻近于薄膜晶体管26的位置或是非角落的其它位置。也就是说，只要能够实现本发明的实施例所述的功能，缺陷检测图案设置于区间中的位置并不限定于本实施所举例的范例。

像素电极29设置于保护层27上，其通过开口271电连接于薄膜晶体管26。更进一步地说，栅极261电连接于两条扫描线21其中一条，而源极264电连接于两条数据线22其中一条，而像素电极29通过开口271电连接于薄膜晶体管26的漏极265。并且，像素电极29至少有一部份覆盖缺陷检测图案28，也可能是全部覆盖住缺陷检测图案28的。其中，像素电极，可由金属(如钼、铝、铜、银、铬、...等)、金属合金(如铝钼合金、铝钕合金、钼钕合金、...等)、金属氧化物(如铟锡氧化物、铟锌氧化物、镉锡氧化物、...等)或上述任意组合所形成的混合层。

而在优选的实施例中，为了能够完整地检测阵列基板表面是否有残留物，因此形成前述的缺陷检测图案28时，可以蚀刻方式，挖穿保护层27与绝缘层262。

以图4B所示者为例，若无残留物残留，则在挖穿保护层27与绝缘层262，形成缺陷检测图案28后，缺陷检测图案28将裸露出位于绝缘层262下方的阵列基板20。并在后续形成像素电极29于保护层27上时，像素电极29将穿过缺陷检测图案28与阵列基板20表面相接触，其电位值并不受到影响。

而如图4C所示者，在挖穿保护层27与绝缘层262，形成缺陷检测图案28时。若当缺陷检测图案28下方的绝缘层262表面有导电或半导体材料所构成的残留物30(如非晶硅残留物，或是第二金属层所构成的残留物)时，则在挖穿保护层27后，会露出残留物30表面，无法继续挖穿绝缘层262。当形成像素电极29于保护层27上时，像素电极29即会穿过缺陷检测图案28，与前述的残留物30相接触，产生电性上的连接。当像素结构中通入电压时，若此残留物带有与像素电极不同的电压或其与其它带有不同电压的结构有电容耦合，像素电极29即会受到此残留物30的影响，而使其电位值发生异常。

而若如图4D所示，像素结构中仅在阵列基板20表面有残留物30(如第一金属层所构成的残留物)时，则在以蚀刻方式挖穿保护层27与绝缘层262后，缺陷检测图案28会露出残留物30表面。当形成像素电极29于保护层27上时，像素电极29即会与前述的残留物30相接触，若此残留物带有与像素电极不同的电压或其与其它带有不同电压的结构有电容耦合，则其电位值将受到影响发生异常。(图4D中的像素电极需与残留物接触)。

当然，在其它实施例中，也可仅对绝缘层262上方的残留物进行侦测，亦即是仅挖穿保护层27，以形成所需的缺陷检测图案28。若当绝缘层262上方有残留物(如非晶硅残留物，或是第二金属层所构成的残留物)时，则在形成像素电极29于保护层上时，像素电极29即会与前述的残留物相接触，而受到影响。

再行说明的是，前述的缺陷检测图案可视设计需求，决定其图案型态以及所在位置，如图4A所示，以一设置于区间角落的孔洞作为说明。其也可如图5A所示，缺陷检测图案28可为四个孔洞，分别位于各光遮蔽图案24的两侧。

或者，如图5B所示，缺陷检测图案28可为多个孔洞，环绕于区间23的四周围。

或者，如图5C所示，缺陷检测图案28为二长条形沟槽，二长条形沟槽皆平行于且邻近于些扫描线21的其中之一。当然，此二长条形沟槽也可皆平行于且邻近于些数据线22的其中之一。

或者，如图5D所示，缺陷检测图案28为二长条形沟槽，二长条形沟槽的其中之一平行于且邻近于扫描线21的其中之一，另一长条形沟槽平行于且邻近于数据线22的其中之一。

或者，如图5E所示，缺陷检测图案28为一孔洞及二长条形沟槽。而此开口位置如前所述，可设于区间23中非角落的位置，而此二长条形沟槽皆平行于且邻近于该些扫描线的其中之一。

又或者，如图5F所示，缺陷检测图案28为一孔洞及二长条形沟槽，而此开口位置则可设于区间23中角落的位置，此二长条形沟槽的其中之一平行于且邻近于扫描线21的其中之一，另一长条形沟槽平行于且邻近于数据线22的其中之一。当然，也可视设计需求，缺陷检测图案28仅包括一开口以及一长条型沟槽，长条型沟槽平行于且邻近于扫描线21或是数据线22。

此像素结构的设计可运用在诸如液晶面板、有机电致发光显示面板等各式显示面板中的阵列基板设计，以便于检测像素结构中是否有残留物。在此，即一并揭露对此像素结构的检修方法，可如图6所示的步骤进行。

S11：通入一电压于多个像素结构中。在优选的实施例中，这些像素结构电连接于同一扫描线上。亦即是，以依次通入电压至阵列基板上的每一扫描线的方式，一一对每一扫描线所包含的像素结构进行检测。

S12：测量前述的像素结构，以获得该些像素结构的像素电极的电位值。

S13：比较该些像素结构的像素电极的电位值，以获得一电位值为异常的像素结构。

S14：判断该电位值为异常的像素结构残留有一导电或半导体材料。而如前所述，若当缺陷检测图案下方有导电或半导体材料所构成的残留物存在时，此像素结构中的像素电极，在通入电压时，即会受到此残留物的影响，而使其电位产生异常。

当对一阵列基板测试完成后，即可确定此阵列基板上的哪些像素结构有残留物的存在，而可更进一步，以一显微镜观察这些像素结构，以确定这些像素结构中的残留物的正确位置，并以一激光切除该残留物与其周围元件的电连接，以使该测量点处的电位恢复正常。

为更进一步说明像素结构在各层膜间发生残留时的检修方法，请参阅图7A至图7C。

如图7A所示，当沉积一第一金属层在阵列基板上，以制作扫描线、共享线以及光遮蔽图案时，可能会在非预定位置上有多余的残留物。在像素结构2中，有第一金属层所构成的残留物30位于扫描线21与光遮蔽图案24之间，而使两者发生连接短路，进而使扫描线21也与共享线25发生短路。

但藉由缺陷检测图案28的设置，在后续工艺中，继续沉积像素电极29时，像素电极29将覆盖缺陷检测图案28，而与残留物30相接触。当同时输入电压至像素结构2与像素结构3时，其中像素结构2的像素电极的电位值，将远低于像素结构3，而可判定像素结构2中有残留物。而后以一显微镜观察像素结构2，以确定残留物的正确位置，并以一激光以切割路径W1及W2加以切除，阻断此残留物30与扫描线21以及共享电极25之间的连接，藉此形成断路状态，并防止残留物30通电产生耦合电容。

而如图7B所示，当沉积一非晶硅层，以制作薄膜晶体管的沟道层时，同样可能会在非预定位置上有多余的残留，如图所示，在像素结构2中，有非晶硅层所构成的残留物30，而产生耦合电容。

但藉由缺陷检测图案28的设置，相似地，可使像素电极与残留物相接触。当同时输入电压至像素结构2与像素结构3时，其中像素结构2的像素电极的电位值，将远低于像素结构3，而可判定像素结构2中有残留物。而后以一显微镜观察像素结构2，以确定残留物的正确位置，并以一激光以切割路径W1加以切除，防止残留物通电产生耦合电容。其中，该显微镜可使用红外线显微镜或其它类型的显微镜。

而如图7C所示，当沉积一第二金属层，以制作数据线与薄膜晶体管的源极、漏极时，同样可能会在非预定位置上有多余的残留，如图所示，在像素结构2中，有第二金属层所构成的残留物30。此残留物同样可能与数据线产生连接，产生耦合电容。或是如本图所示，其连接在两条数据线22之间造成短路。

但藉由缺陷检测图案的设置，相似地，可使像素电极与残留物相接触。当同时输入电压至像素结构2与像素结构3时，其中像素结构2的像素电极的电位值，将远低于像素结构3，而可判定像素结构2中有残留物。而后以一显微镜观察像素结构2，以确定残留物的正确位置，并以一激光以切割路径W1及W2加以切除，阻断此残留物与两条数据线之间的连接，藉此形成断路状态，并防止残留物通电产生耦合电容。

此外，本发明在此一并揭露前述像素结构的制造方法，如图8所示的步骤，包括：

S21：形成至少二扫描线，于一阵列基板上。

S22：形成至少二数据线，于该阵列基板上，且其与该些扫描线相交，用以形成至少一区间。

S23：形成至少一薄膜晶体管，于该区间内，且其电连接于该些扫描线的其中之一及该些数据线的其中之一。

S24：形成至少一保护层，于该阵列基板上，并覆盖该些扫描线、该些数据线及该薄膜晶体管，且该保护层具有至少一开口。

S25：形成至少一缺陷检测图案(defect detect pattern)，于该区间中，用以检测其下方是否残留有其它的导电或半导体材料存在。

S26：形成至少一像素电极，于该保护层上，且其通过该开口电连接于该薄膜晶体管。

综上所述，本发明所提供的像素结构，可藉由缺陷检测图案的设置，使其像素电极与可能的残留物产生接触，并藉由测量哪些像素结构的电位值是异常的，而判定这些异常的像素结构在阵列基板上的位置，以利进行修补作业。

以上所述利用不同实施例以详细说明本发明，其并非用以限制本发明的实施范围，并且本领域技术人员皆能明了，适当做些微的修改仍不脱离本发明的精神及范围。

Claims (30)

1.一种像素结构，包括：

至少二扫描线，设置于基板上；

至少二数据线，设置于该基板上，且其与该些扫描线相交，用以形成至少一区间；

至少一薄膜晶体管，设置于该区间内，且其电连接于该些扫描线的其中之一及该些数据线的其中之一；

至少一保护层，设置于该基板上，并覆盖该些扫描线、该些数据线及该薄膜晶体管，且该保护层具有至少一开口；

至少一缺陷检测图案，设置于该区间中，用以检测其下方是否残留有其它的导电或半导体材料存在；以及

至少一像素电极，设置于该保护层上，且其通过该开口电连接于该薄膜晶体管。

2.如权利要求1所述的像素结构，其中，该薄膜晶体管具有一栅极、至少一绝缘层、一沟道层、一源极以及一漏极，该栅极电连接于该些扫描线的其中之一，而该源极电连接于该些数据线的其中之一，且该漏极电连接于该像素电极。

3.如权利要求1所述的像素结构，其中，该像素电极部份覆盖该缺陷检测图案。

4.如权利要求1所述的像素结构，其中，该像素电极全部覆盖该缺陷检测图案。

5.如权利要求1所述的像素结构，还包括至少二光遮蔽图案，设置于该区间中。

6.如权利要求1所述的像素结构，其中，该缺陷检测图案为多个孔洞，位于该区间的角落处或区间中的其它位置。

7.如权利要求1所述的像素结构，其中，该缺陷检测图案为多个孔洞，环绕于该区间。

8.如权利要求1所述的像素结构，其中，该缺陷检测图案为至少二长条形沟槽，平行于且邻近于该些扫描线的其中之一或平行于且邻近于该些数据线的其中之一。

9.如权利要求1所述的像素结构，其中，该缺陷检测图案为至少二长条形沟槽，该些长条形沟槽的其中之一平行于且邻近于该些扫描线的其中之一，另一该些长条形沟槽平行于且邻近于该些数据线的其中之一。

10.如权利要求5所述的像素结构，其中，该缺陷检测图案为多个孔洞，分别位于各该光遮蔽图案的两侧。

11.如权利要求1所述的像素结构，其中，该缺陷检测图案为至少一孔洞及至少一长条形沟槽，其中，该开口位于该区间中的任何位置或位于该区间的角落处，该长条形沟槽平行于且邻近于该些扫描线的其中之一或平行于且邻近于该些数据线的其中之一。

12.如权利要求1所述的像素结构，还包括至少一共享线，设置于各该扫描线之间。

13.一种像素结构的检修方法，用以对如权利要求1所述的像素结构加以检修测试其缺陷所在位置，包括：

通入电压于多个像素结构中；

测量该些像素结构，以获得该些像素结构的像素电极的电位值；

比较该些像素结构的像素电极的电位值，以获得电位值异常的像素结构；以及

判断该电位值为异常的像素结构残留有导电材料。

14.如权利要求13所述的检修方法，其中该些像素结构电连接于同一扫描线上。

15.如权利要求13所述的检修方法，还包括以显微镜观察该电位值异常的像素结构，以确定该像素结构中残留物的正确位置。

16.如权利要求15所述的检修方法，还包括以激光切除该导电材料与其周围元件的电连接，以使该测量点处的电位恢复正常。

17.如权利要求15所述的检修方法，还包括以激光切除该导电材料与其邻近的扫描线两者的电连接。

18.如权利要求15所述的检修方法，还包括以激光切除该导电材料与其邻近的数据线两者的电连接。

19.一种像素结构的制造方法，包括：

在基板上形成至少二扫描线；

在该基板上形成至少二数据线，且其与该些扫描线相交，用以形成至少一区间；

在该区间内形成至少一薄膜晶体管，其电连接于该些扫描线的其中之一及该些数据线的其中之一；

在该基板上形成至少一保护层，其覆盖该些扫描线、该些数据线及该薄膜晶体管，且该保护层具有至少一开口；

在该区间中形成至少一缺陷检测图案，用以检测其下方是否残留有其它的导电或半导体材料存在；以及

在该保护层上形成至少一像素电极，其通过该开口电连接于该薄膜晶体管。

20.如权利要求19所述的制造方法，其中，该薄膜晶体管具有栅极、至少一绝缘层、一沟道层、一源极以及一漏极，该栅极电连接于该些扫描线的其中之一，而该源极电连接于该些数据线的其中之一，且该漏极电连接于该像素电极。

21.如权利要求19所述的制造方法，其中，该像素电极部份覆盖该缺陷检测图案。

22.如权利要求19所述的制造方法，其中，该像素电极全部覆盖该缺陷检测图案。

23.如权利要求19所述的制造方法，还包括，在该区间中形成至少二光遮蔽图案。

24.如权利要求19所述的制造方法，其中，该缺陷检测图案为多个孔洞，位于该区间的角落处或位于该区间的其它位置。

25.如权利要求19所述的制造方法，其中，该缺陷检测图案为多个孔洞，环绕于该区间。

26.如权利要求19所述的制造方法，其中，该缺陷检测图案为至少二长条形沟槽，平行于且邻近于该些扫描线的其中之一或平行于且邻近于该些数据线的其中之一。

27.如权利要求19所述的制造方法，其中，该缺陷检测图案为至少二长条形沟槽，该些长条形沟槽的其中之一平行于且邻近于该些扫描线的其中之一，另一该些长条形沟槽平行于且邻近于该些数据线的其中之一。

28.如权利要求19所述的制造方法，其中，该缺陷检测图案为多个孔洞，分别位于各该光遮蔽图案的两侧。

29.如权利要求19所述的制造方法，其中，该缺陷检测图案为至少一孔洞及至少一长条形沟槽，其中，该开口位于该区间中的任何位置或位于该区间的角落处，该长条形沟槽平行于且邻近于该些扫描线的其中之一或平行于且邻近于该些数据线的其中之一。

30.如权利要求19所述的制造方法，还包括，在各该扫描线之间形成至少一其享线。

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