CN1860683B - 用于保存逻辑状态的方法和电路 - Google Patents

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Abstract

响应于时钟信号的第一过渡，接收具有逻辑状态的信息信号。响应于时钟信号的第二过渡，第一电路锁存表示该信息信号的逻辑状态的第一信号的逻辑状态。响应于时钟信号的第三过渡，第二电路锁存表示第一信号的逻辑状态的第二信号的逻辑状态。在第一操作模式期间，向第一和第二电路供电。在第二操作模式期间，降低供给第一电路的电能，而向第二电路供电，从而使第一信号的逻辑状态丢失，而保存第二信号的逻辑状态。

Description

用于保存逻辑状态的方法和电路
技术领域
本发明一般涉及信息处理系统，尤其涉及用于保存逻辑状态的方法和电路。
背景技术
在用于有选择地锁存逻辑状态(例如，二进制0或1)的电路中，希望降低尤其在不活动(inactive)期间(例如，在逻辑状态为静态时)的能量消耗。一种用于降低能量消耗的现有技术存在的缺点是，在活动(active)操作期间内电路的性能(例如速度)降低。在另一种现有技术中，电路的性能在活动操作期间保持，但是逻辑状态或者(a)在不活动期间没有被保存；或者(b)在不活动期间以需要用于在随后的活动操作期间恢复逻辑状态的低效率的复位处理的方式被保存。
从而需要一种用于保存逻辑状态的方法和电路，可以克服现有技术的各种缺点。例如，需要一种可以在保存逻辑状态的同时降低能量消耗的用于保存逻辑状态的方法和电路。
发明内容
根据一个实施方式，响应时钟信号的第一过渡，接收具有逻辑状态的信息信号。响应时钟信号的第二过渡，第一电路锁存表示信息信号的逻辑状态的第一信号的逻辑状态。响应时钟信号的第三过渡，第二电路锁存表示第一信号的逻辑状态的第二信号的逻辑状态。在第一操作模式期间，向第一和第二电路供电。在第二操作模式期间，降低供给第一电路的电能，而向第二电路供电，从而使第一信号的逻辑状态丢失，而保存第二信号的逻辑状态。
该实施方式的主要优点在于，克服了现有技术的各种缺点，并且在保存逻辑状态的同时降低了能量消耗。
根据本发明的一个方面，提供一种用于保存逻辑状态的电路。所述用于保存逻辑状态的电路包括第一信号转移和锁存电路，用于：响应时钟信号的第一过渡，接收具有逻辑状态的信息信号；并且响应时钟信号的第二过渡，锁存表示所接收到的信息信号的逻辑状态的第一信号的逻辑状态，其中第一信号转移和锁存电路包括在操作上互相耦合的一个或更多个转移门以及一个或更多个反相器。所述用于保存逻辑状态的电路还包括与第一信号转移和锁存电路连接的第二信号转移和锁存电路，用于：响应时钟信号的第二过渡，从第一信号转移和锁存电路接收第一信号；并且响应时钟信号的第三过渡，锁存表示所接收到的第一信号的逻辑状态的第二信号的逻辑状态，其中第二信号转移和锁存电路包括在操作上互相耦合的一个或更多个转移门以及一个或更多个反相器。所述用于保存逻辑状态的电路还包括与第一和第二信号转移和锁存电路耦接的第三开关电路，用于：在第一操作模式期间，向第一和第二信号转移和锁存电路供电；并且在第二操作模式期间，降低供给第一信号转移和锁存电路的电能，而向第二信号转移和锁存电路供电，从而使第一信号的逻辑状态丢失，而保存第二信号的逻辑状态，其中第三开关电路包括可控开关。
附图说明
图1为例举实施方式的用于保存逻辑状态的电路的示意性电路图。
图2为例举实施方式的包括图1的电路的示例性系统的方框图。
具体实施方式
图1为例举实施方式的用于锁存逻辑状态的电路(概括地100表示)的示意性电路图。该电路100包括D触发器，用于接收二进制信息输入信号D并输出二进制信息输出信号Q和
在图1中，转移门(transfer gate)102的输入节点与D连接，并且转移门102的输出节点与反相器104的输入节点连接。反相器104的输出节点与反相器106的输入节点连接。反相器106的输出节点与转移门108的输入节点连接。转移门108的输出节点与反相器104的输入节点连接。
转移门110的输入节点与反相器104的输出节点连接，并且转移门110的输出节点与反相器112的输入节点连接。反相器112的输出节点与反相器114的输入节点连接。反相器114的输出节点与转移门116的输入节点连接。转移门116的输出节点与反相器112的输入节点连接。
而且，反相器112的输出节点与反相器118的输入节点连接。反相器114的输出节点与反相器120的输入节点连接。反相器118的输出节点与
Figure GA20182396200480028490001D00031
连接，并且反相器120的输出节点与Q连接。
转移门122的输入节点被连接成接收时钟信号CLK，并且转移门122的输出节点与反相器124的输入节点连接。反相器124的输出节点被连接成输出反相时钟信号
Figure GA20182396200480028490001D00032
并且与反相器126的输入节点连接。反相器126的输出节点被连接成输出时钟信号CL并且与转移门128的输入节点连接。转移门128的输出节点与反相器124的输入节点连接。
转移门122和128中的每一个都为互补金属氧化物半导体(“CMOS”)转移门，连接成接收启动信号EN并且接收反相启动信号转移门102、108、110和116中的每一个都是CMOS转移门，与CL和
Figure GA20182396200480028490001D00034
连接。反相器104、106、112、114、118、120、124和126中的每一个都是CMOS反相器。转移门102、108和110以及反相器104、106、118和120与电压源节点VDD和电压参考节点VSS连接，从而如下面所述在第一和第二操作模式期间内供电给(接收该电力的)这些转移门和反相器。转移门116、122和128以及反相器112、114、124和126与电压源节点VDD_KEEP和电压参考节点VSS连接，从而如下面所述在第一操作模式期间内供电给(接收该电力的)这些转移门和反相器。
直流(“DC”)电源130的第一节点与VDD_KEEP连接。而且，电源130的第一节点通过开关132与VDD耦合。电源130的第二节点与VSS连接。而且，电源130的第二节点通过电阻器134与VDD耦合。
在第一操作模式中，EN为高(例如，具有1的“高”二进制逻辑状态，相对于VSS大约为3.5伏)，并且为低(例如，具有0的“低”二进制逻辑状态，相对于VSS大约为0伏)，从而：(a)转移门122闭合，并且转移门128打开；(b)反相器124从转移门122的输出节点接收具有CLK的逻辑状态的时钟信号；(c)反相器124输出具有与CLK的逻辑状态相反的逻辑状态的
Figure GA20182396200480028490001D00042
并且(d)反相器126输出具有与CLK的逻辑状态相等的逻辑状态的CL(即，与的逻辑状态相反)。
优选的是，CLK具有大约为50％的占空度，从而CLK为高的时间大致等于CLK为低的时间。而且，在第一操作模式中，开关132闭合，从而VDD与VDD_KEEP连接(或耦合)，因此具有与VDD_KEEP的电压相等的电压，从而向转移门102、108和110提供(例如，连接、耦合或有效启动)电力，并且向反相器104、106、118和120供电。
在第二操作模式中，在CL为高并且
Figure GA20182396200480028490001D00044
为低时，将EN转换为低，并且将转换为高，从而：(a)转移门122打开，并且转移门128闭合；(b)由背对背反相器124和126锁存CL(高)和
Figure GA20182396200480028490001D00046
(低)的逻辑状态，从而转移门116被锁存并闭合。而且，在第二操作模式中，开关132延迟响应EN为低(和/或响应
Figure GA20182396200480028490001D00047
为高)而被转换为打开，从而VDD从VDD_KEEP断开(或去耦)并且因此具有高阻抗，这明显降低(例如，断开、去耦或有效禁止)了供给转移门102、108和110以及给反相器104、106、118和120的电力。
除非另外指出，下面的说明是指在第一模式下的电路100的操作。响应于CLK的活动边沿过渡(transition)，Q呈现出与D的前面逻辑状态相等的逻辑状态，并且迅速呈现出与Q相反的逻辑状态。如果D的逻辑状态随后改变，则Q呈现出与D的变化后的逻辑状态相等的逻辑状态，但是仅仅响应于CLK的随后活动边沿，并且
Figure GA20182396200480028490001D00049
迅速呈现与Q相反的逻辑状态。
响应于在CLK的特定周期的开始处出现的CL的正边沿过渡(以及相应的
Figure GA20182396200480028490001D000410
的负边沿过渡)：(a)转移门102和116闭合，并且转移门108和110打开；(b)反相器104从转移门102的输出节点接收具有D的逻辑状态的信息信号；(c)反相器104输出具有与D的逻辑状态相反的逻辑状态的信号；并且(d)由背对背反相器112和114锁存Q和的逻辑状态。
响应于在CLK的上述特定周期的开始和结束之间出现的CL的随后的负边沿过渡(以及相应的
Figure GA20182396200480028490001D00052
的正边沿过渡)：(a)转移门102和116打开，并且转移门108和110闭合；(b)反相器104输出的信号的逻辑状态由背对背反相器104和106锁存；(c)反相器112从转移门110的输出节点接收(由反相器104输出的)信息；并且(d)反相器112输出具有与锁存逻辑状态相反的逻辑状态的信号。这些逻辑状态表示紧接着在CL的这种负边沿过渡(以及相应的的正边沿过渡)之前存在时D的逻辑状态。
响应于在CLK的上述特定周期的结束处出现的CL的随后的正边沿过渡(以及相应的
Figure GA20182396200480028490001D00054
的负边沿过渡)：(a)转移门102和116闭合，并且转移门108和110打开；并且(b)反相器112输出的信号的逻辑状态由背对背反相器112和114锁存。Q的逻辑状态与锁存后的逻辑状态相同。
Figure GA20182396200480028490001D00055
的逻辑状态与Q的逻辑状态相反。因此，这些逻辑状态表示紧接着在CL的这种正边沿过渡(以及相应的
Figure GA20182396200480028490001D00056
的负边沿过渡)之前存在时由反相器104输出的信号的逻辑状态。而且，响应于CL的这种正边沿过渡(以及相应的
Figure GA20182396200480028490001D00057
的负边沿过渡)：(a)反相器104从转移门102的输出节点接收具有D的逻辑状态的信息信号；并且(b)反相器104输出具有与D的逻辑状态相反的逻辑状态的信号。
有利的是，电路100在第二模式的操作期间内，降低了能量消耗，同时保存了由反相器112和114输出的相应信号的当前(then-current)锁存逻辑状态。具体地说，在第二模式期间：(a)降低了能量消耗，因为VDD具有高阻抗，相应地转移门102、108和110以及反相器104、106、118和120(它们在第一模式期间接收来自VDD和VSS的电能)具有高阻抗；并且(b)使这些转移门和反相器输出的相应信号的逻辑状态丢失。
通过比较，在第二模式期间，由反相器112和114输出的相应信号的当前锁存逻辑状态由电路100保存，因为转移门116、122和128以及反相器112、114、124和126(它们在第一模式期间接收来自VDD_KEEP和VSS的电能)继续接收这种电能(这种电能继续被提供给这些转移门和反相器)。通过在第二模式期间保存这些逻辑状态，电路100准备好更高效地返回到第一操作模式，而不需要在这种返回之后进行用于恢复Q和
Figure GA20182396200480028490001D00061
的逻辑状态的低效率的复位处理。一旦进行了这种返回，
Figure GA20182396200480028490001D00062
就迅速呈现出与由反相器112输出的信号的当前逻辑状态相反的逻辑状态，并且Q迅速呈现出与由反相器114输出的信号的当前逻辑状态相反的逻辑状态。
图2为例举实施方式的用于处理信息(例如，指令、数据、信号)的示例性系统(概括地用10表示)的方框图。在该例举实施方式中，系统10由各种电子电路部件形成。因此，该系统10包括各种单元、寄存器、缓冲器、存储器和其它部件，它们(a)通过总线相互耦合；(b)由一个或多个半导体芯片中的集成电路形成；并且(c)封装在一个或多个插件中。
同时参照图1，电路100的D触发器(用虚线框140表示)包括转移门102、108、110和116再加上反相器104、106、112、114、118和120。D触发器140为系统10中的许多基本上相同的D触发器中的代表性的一个。这些触发器根据包括一组触发器的(系统10的)相应部件或子部件被划分为各种组。因此，在该例举实施方式中，如果系统10的某个部件显示在图2中(或在下面结合图2进行描述)，则该部件包括这些触发器中的至少一个相应组。
在某组的部件(或子部件)的活动操作期间内，该组的触发器在第一模式中操作。相反，如果该组的部件(或子部件)在一段期间内不活动(例如，如果其逻辑状态为当前静态)，则系统10在该期间内将该组的触发器转换为在第二模式中操作，以便降低(或保存)电能。因此，对于图2中所示的系统10的所有部件，系统10包括进行如下操作的电路(例如，在这些部件自身中)：(a)确定这些部件(和/或其子部件)当前活动还是不活动，并且响应于此输出相应的活动性信号(在部件接部件的基础上，或者在子部件接子部件的基础上)；并且(b)响应于该活动性信号，根据某组的部件(和/或子部件)是否为当前活动，在组接组的基础上在该第一和第二模式之间进行选择(例如有选择地转换)。例如，美国专利No.5,420,808(其全文通过引用结合在本申请中)描述了集成电路用以确定其各个部件(和子部件)为当前活动还是不活动的技术。
如图2所示，系统10包括用虚线框12表示的核心单元，用于执行如下面结合图1所述的各种操作。核心单元12包括：(a)程序定序器单元14；(b)资源停顿单元16；(c)地址生成单元(“AGU”)，用虚线框18表示；以及(d)数据算术逻辑单元(“DALU”)，用虚线框20表示。AGU包括多个算术地址单元(“AAU”)22、位屏蔽单元(“BMU”)24和地址发生器寄存器文件26。DALU包括多个算术逻辑单元(“ALU”)28和DALU寄存器文件30。程序定序器单元14、资源停顿单元16、AGU18(包括其各种单元和文件)以及DALU20(包括其各种单元和文件)如图2所示互连。
另外，如图2所示，核心单元12与程序高速缓冲存储器32、数据高速缓冲存储器34和统一指令/数据存储器36相连接。程序高速缓冲存储器32和数据高速缓冲存储器34与二级存储器38连接。存储器36和38与系统10的其它部件40连接。
而且，调试&仿真单元42被耦合在程序定序器单元14和联合测试行动组(“JTAG”：Joint Test Action Group)端口之间，用于按照传统的JTAG技术来调试和仿真该系统10的各种操作。而且，如图2所示，一个或多个附加执行单元44可选择地与核心单元12、数据高速缓冲存储器34和存储器36连接。
为了执行其各种操作，系统10包括为了清楚起见没有在图2中清楚示出的各种其它互连、部件(例如，存储器管理电路)和其它细节。例如，各种地址总线除了传输地址信号之外，还传输适当的控制信号。同样，各种数据总线除了传输数据信号之外，还传输适当的控制信号。
资源停顿单元16负责控制系统10的互锁流水线(pipeline)。响应来自指令执行总线的信息，资源停顿单元16存储有关核心单元12的各种部件的状况(或状态)的信息。响应这种状况(或状态)信息，该资源停顿单元16通过向系统10的程序定序器单元14、AGU18、DALU20和各种其它部件输出适当的信息来解决流水线中的冲突和危险。
例如，响应来自资源停顿单元16的信息，程序定序器单元14按照指令的编程顺序读取并调度指令。为了读取指令，程序定序器单元14通过32位指令地址总线向程序高速缓冲存储器32和存储器36输出适当的指令地址。同样，响应来自资源停顿单元16和多个AAU22的信息，地址发生器寄存器文件26通过指令地址总线向程序高速缓冲存储器32和存储器36输出适当的指令地址，例如响应来自程序定序器单元14的循环、中断或者分支或跳离的各种类型的流变化(“COF”)指令，输出指令地址序列。(通过指令地址总线从程序定序器单元14或地址发生器寄存器文件26接收到的)这些地址指示用于存储由系统10执行的指令的顺序(“寻址指令”)的适当的存储器单元。
因此，响应于这些地址：(a)如果这些地址在程序高速缓冲存储器32中被当前索引，则程序高速缓冲存储器32通过128位指令读取总线向程序定序器单元14输出寻址指令；或者(b)否则，存储器36通过指令读取总线向程序定序器单元14输出寻址指令。程序定序器单元14接收并存储这些指令。响应于这些所读取的指令，并且响应于从资源停顿单元16接收到的信息，程序定序器单元14通过指令执行总线在适当的时刻向资源停顿单元16、多个AAU22、BMU22、多个ALU28和一个或多个执行单元44输出(或调度)这些指令。程序定序器单元14还包括用于执行支持异常处理的操作的电路。
系统10包括多个用于执行指令的单元，即多个AAU22、BMU24、多个ALU28和一个或多个执行单元44。响应于来自资源停顿单元16的状况(或状态)信息，这些单元根据各种指令类型(例如根据指令的特定操作类型)执行一个或多个指令。例如，采用整数运算，多个AAU22执行各种指令、例如COF指令的地址计算操作。BMU24执行用于对操作数中的位进行移位和屏蔽的各种指令。多个ALU28执行用于对操作数执行算术和逻辑操作(例如，数值加法、减法、乘法和除法)的各种指令。一个或多个执行单元44执行用于以加速方式对操作数执行专用操作的各种指令。
在适当的时候，多个AAU22通过从地址发生器寄存器文件26接收源操作数信息(并且输出作为结果的目标操作数信息以便存储到地址发生器寄存器文件26)来与地址发生器寄存器文件26进行通信(反之亦然)。同样，在适当的时候，多个ALU28通过从DALU寄存器文件30接收源操作数信息(并且输出作为结果的目标操作数信息以便存储到DALU寄存器文件30)来与DALU寄存器文件30进行通信(反之亦然)。
同样，在适当的时候，BMU24、地址发生器寄存器文件26、DALU寄存器文件30和一个或多个执行单元44通过经由64位操作数1和操作数2数据总线从数据高速缓冲存储器34和/或存储器36接收源操作数信息(并且输出作为结果的目标操作数信息以便存储到数据高速缓冲存储器34和/或存储器36)来与数据高速缓冲存储器34和/或存储器36进行通信(反之亦然)。响应于来自多个AAU22的信息，经由相应的32位操作数1和操作数2地址总线从地址发生器寄存器文件26输出这种操作数信息的地址。
程序高速缓冲存储器32和数据高速缓冲存储器34从二级存储器38接收并存储所选信息的拷贝。与二级存储器38相比，程序高速缓冲存储器32和数据高速缓冲存储器34是速度更高、相对较小的存储器。程序高速缓冲存储器32和数据高速缓冲存储器34中的信息是可修改的。因此，在适当的时候，系统10从程序高速缓冲存储器32和数据高速缓冲存储器34将这种修改信息复制回二级存储器38中的相关联入口以便存储，从而保持了这种修改信息的一致性。
同样，经由系统10的其它部件40，二级存储器38接收并存储来自存储器36的所选信息的拷贝。与存储器36相比，二级存储器38为速度更高、相对较小的存储器。例如当系统10从程序高速缓冲存储器32和数据高速缓冲存储器34将修改信息复制回二级存储器38的相关联部分时，二级存储器38中的信息是可修改的。因此，在适当的时候，系统10从二级存储器38将这种修改信息复制回存储器36中的相关联入口以便存储，从而保持了这种修改信息的一致性。
系统10通过在多个AAU22、BMU24、多个ALU28和一个或多个执行单元44的各种单元处同时处理多个指令来实现高性能。例如，系统10按照互锁流水线阶段的顺序来处理每个指令。因此，系统10与其它指令的各个阶段平行地处理特定指令的每个阶段。
一般来说，系统10以每个阶段一个机器周期(“周期”)的方式进行操作(例如，任意阶段的持续时间是单个机器周期)。但是，一些指令(例如，ACS、MAC、MPY和SAD，如表1中所述)会需要多个机器周期来执行(即，这些指令仅在系统10的多个机器周期中是可执行的)。而且，存储器存取(例如，指令读取或操作数加载)会需要系统10的几个机器周期。响应于指令之间的冲突(例如，读取/写入冲突)，资源停顿单元16在完成特定指令的执行阶段的过程中有选择地引入一个或多个延迟(或停顿(stall))。
表1：具有两个机器周期来执行的指令
  指令&示例性汇编语法   示例性操作(由DALU20执行)
  相加比较选择(“ACS”)ACS2Da.X，Db.Y，Dc，Dn 在操作数寄存器(Da，Db，Dc，Dn)的高部分(“HP”)和低部分(“LP”)内容的选择之间执行四(4)个加法/减法操作。比较并找出开头两个操作的结果的最大值，并将最大结果写入操作数寄存器(Dn.H)的HP。比较并找出最后两个操作的结果的最大值，并将最大结果写入操作数寄存器(Dn.L)的LP。如果第一操作结果大于第二操作结果，则将目标操作数寄存器中的位32(Dn[32])清零；否则，设定该位。如果第三操作结果大于第四操作结果，则将目标操作数寄存器中的位33(Dn[33])清零；否则，设定该位。将目标寄存器的两个HP和LP限制为16位。在溢出的情况下，使这些结果饱和至16位最大值或最小值。该结果的扩展字节未定义。
  使带符号分数相乘并累积(“MAC”)MAC Da，Db，Dn 对两个16位带符号操作数(Da.H/L和Db.H/L)执行带符号分数乘法；然后将乘积加到目标操作数寄存器(Dn)上或从其中减去该乘积。一个操作数为操作数寄存器的HP或LP。另一个操作数为操作数寄存器的HP或LP或者16位带符号直接数据。
  使带符号分数相乘(“MPY”)MPY Da，Db，Dn 对两个操作数寄存器(Da和Db)的高部分或低部分执行带符号分数乘法，并且将乘积存储在目标操作数寄存器(Dn)中。
  绝对字节差值的总和(“SAD”)SAD4 Da，Db，Dn 在位7和8、15和16以及23和24之间禁止借位的情况下执行从Db减去源寄存器Da的32位减法，从而每个寄存器的四个字节独立地被执行无符号减法。每个减法的绝对值被加到目标寄存器Dn的LP上。该结果的扩展字节和HP为零扩展。
在例举实施方式中，系统10如表2中所述按10个互锁流水线阶段的顺序处理指令，从而按相同的阶段顺序处理每个指令。在每个流水线阶段期间，系统10为其下一个阶段准备指令。在系统10启动指令的处理之后，该系统10在随后的时间(例如，一个机器周期之后)启动紧随其后的指令的处理。以这种方式，系统10同时处理多个指令的各种阶段。
系统10的多阶段流水线包括多个执行阶段。例如，在如表2所述的例举实施方式中，该流水线包括第一执行阶段(E阶段)和第二执行阶段(M阶段)。在可选实施方式中，该流水线包括第一和第二执行阶段再加上至少一个附加执行阶段。在这样的可选实施方式中，根据系统10的各种目的适当地建立多个执行阶段的相应操作，从而通过多个执行阶段中的适当的一个或多个来代替地(或另外地)执行(在表2中描述的)E阶段或M阶段操作中的一个或多个。
例如，在第一可选实施方式中，附加执行阶段在该例举实施方式的第一执行阶段之前，从而该附加执行阶段将紧接着在表2中的C阶段之后，并且相应地执行操作。在第二可选实施方式中，附加执行阶段在例举实施方式的第二执行阶段之后，从而该附加执行阶段将紧接着在表2中的W阶段之前，并且相应地执行操作。在第三可选实施方式中，附加执行阶段中的一个或多个在该例举实施方式的第一执行阶段之前，并且该附加执行阶段中的一个或多个在该例举实施方式的第二执行阶段之后，从而：(a)附加执行阶段中的至少一个将紧接着在表2中的C阶段之后并且将相应地执行操作；并且(b)附加执行阶段中的至少一个将紧接着在表2中的W阶段之前并且将相应地执行操作。这样，与该例举实施方式类似，这些可选实施方式同样受益于这里所述的技术，并且这些技术同样适用于这些可选实施方式。
表2：流水线阶段概述
  流水线阶段   符号   说明
  程序地址   P阶段   在该机器周期期间，通过指令地址总线，将适当的指令地址输出给程序高速缓冲存储器32和存储器36。
  读取存储器   R阶段   在该机器周期期间，响应在P阶段期间输出的指令地址，在程序高速缓冲存储器32和/或存储器36中存取指令，并且根据该指令地址是否在程序高速缓冲存储器32中被当前索引而经由指令读取总线从程序高速缓冲存储器32和/或存储器36输出指令的十六(16)个顺序字节。
  读取   F阶段   在该机器周期期间，经由指令读取总线，程序定序器单元14接收并存储在R阶段期间输出的指令的十六(16)个顺序字节。
  VLES调度   V阶段   在该机器周期期间，程序定序器单元14经由指令执行总线将变长执行集(“VLES”)指令调度给适当的执行单元(即，多个AAU22、BMU24、多个ALU28和一个或多个执行单元44)。如果该指令是用来修改系统10处理后续指令的方式(例如，如果后续指令是可以由一个或多个执行单元44执行以执行专用操作的可选指令集的一部分)的前置指令，则在该机器周期期间由程序定序器单元14相应地对该前置指令进行解码。
  解码   D阶段   在该机器周期期间，由指令的执行单元(即，将执行该指令的执行单元)对所调度的指令进行解码。
  地址发生   A阶段   在该机器周期期间，经由操作数1和操作数2地址总线，AGU18(从其地址发生器寄存器文件26)将源操作数信息和目标操作数信息的地址输出给数据高速缓冲存储器34和存储器36。
  存储器存取   C阶段   在该机器周期期间，响应在A阶段期间输出的地址，在数据高速缓冲存储器34和/或存储器36中存取源操作数信息，并且根据该源操作数信息的地址是否在数据高速缓冲存储器34中被当前地索引而经由操作数1和操作数2数据总线从数据高速缓冲存储器34和/或存储器36输出源操作数信息。
  执行   E阶段   在该机器周期期间，经由操作数1和操作数2数据总线，指令的执行单元接收在C阶段期间输出的源操作数信息。而且，在该机器周期期间，指令的执行单元执行该指令。
  Mac   M阶段   在该机器周期期间，如果该指令需要两个机器周期来执行，则该指令的执行单元完成执行该指令。相反，如果该指令只需要一个机器周期来执行，并且在E阶段期间被执行，则系统10为其W阶段准备指令，否则在该机器周期期间响应该指令而执行空操作(“NOP”)。
  回写   W阶段   在该机器周期期间，经由操作数1和操作数2数据总线，指令的执行单元根据目标操作数信息的地址是否在数据高速缓冲存储器34中被当前地索引而将目标操作数信息输出(或写入或存储)到数据高速缓冲存储器34和/或存储器36。
虽然已经示出并描述了例举实施方式，但是可以在前面公开内容中想到许多修改、变化和替换，并且在某些情形中，可以在没有相应地使用其它特征的情况下采用这些实施方式的一些特征。例如，虽然上面的说明不同地涉及信号的正边沿过渡(具有第一方向)和信号的负边沿过渡(具有与第一方向相反的第二方向)，但是：(a)正边沿过渡具有与具有1的“高”二进制逻辑状态的信号相同的有效意义；并且(b)负边沿过渡具有与具有0的“低”二进制逻辑状态的信号相同的有效意义。这样，上面的说明适用于以下情况中的一种：(a)电路100的部件通过对信号边沿敏感而响应该信号的情况(例如，响应信号的预定边沿而被触发)；或(b)电路100的部件通过对信号的电平敏感而响应该信号的情况(例如，响应信号的预定电平而被触发)。因此，按照与这里所公开的实施方式的范围一致的方式并且广义地解释所附权利要求是适当的。

Claims (25)

1.一种用于保存逻辑状态的电路，包括：
第一信号转移和锁存电路，用于：
响应时钟信号的第一过渡，接收具有逻辑状态的信息信号；并且
响应时钟信号的第二过渡，锁存表示所接收到的信息信号的逻辑状态的第一信号的逻辑状态，其中第一信号转移和锁存电路包括在操作上互相耦合的一个或更多个转移门以及一个或更多个反相器；
与第一信号转移和锁存电路连接的第二信号转移和锁存电路，用于：
响应时钟信号的第二过渡，从第一信号转移和锁存电路接收第一信号；并且
响应时钟信号的第三过渡，锁存表示所接收到的第一信号的逻辑状态的第二信号的逻辑状态，其中第二信号转移和锁存电路包括在操作上互相耦合的一个或更多个转移门以及一个或更多个反相器；以及
与第一和第二信号转移和锁存电路耦接的第三开关电路，用于：
在第一操作模式期间，向第一和第二信号转移和锁存电路供电；并且
在第二操作模式期间，降低供给第一信号转移和锁存电路的电能，而向第二信号转移和锁存电路供电，从而使第一信号的逻辑状态丢失，而保存第二信号的逻辑状态，其中第三开关电路包括可控开关。
2.如权利要求1所述的电路，其中：
所述第一信号转移和锁存电路经由所述可控开关与电源的电源节点耦接；
在第一模式期间，所述可控开关将第一信号转移和锁存电路电连接至所述电源节点；以及
在第二模式期间，所述可控开关将第一信号转移和锁存电路从所述电源节点断开电连接。
3.如权利要求2所述的电路，其中所述第二信号转移和锁存电路在第一模式和第二模式期间都与所述电源节点电连接。
4.如权利要求1所述的电路，其中所述第一过渡具有第一方向，第二过渡具有与第一方向相反的第二方向，并且第三过渡具有第一方向。
5.如权利要求1所述的电路，其中第一过渡在时钟信号的特定周期的开始处出现，并且其中第三过渡在所述特定周期的结束处出现。
6.如权利要求5所述的电路，其中所述第二过渡在第一和第三过渡之间。
7.如权利要求1所述的电路，其中第四电路包括所述第一和第二信号转移和锁存电路，并且所述电路包括与所述第三电路耦接的第五电路，用于：
确定第四电路是否活动，并且据此而输出活动性信号，其中所述第三开关电路用于响应活动性信号而在第一和第二模式之间进行选择。
8.如权利要求7所述的电路，其中所述第三电路用于：
响应表示第四电路在第一期间内活动的活动性信号而在该第一期间内选择第一模式；且
响应表示第四电路在第二期间内不活动的活动性信号而在该第二期间内选择第二模式。
9.如权利要求7所述的电路，其中所述第四电路包括所述第五电路。
10.如权利要求1所述的电路，其中所述第一信号转移和锁存电路通过对边沿敏感而可响应第一和第二过渡。
11.如权利要求10所述的电路，其中所述第二信号转移和锁存电路通过对边沿敏感而可响应第二和第三过渡。
12.如权利要求1所述的电路，其中所述第一信号转移和锁存电路通过对电平敏感而可响应第一和第二过渡。
13.如权利要求12所述的电路，其中所述第二信号转移和锁存电路通过对电平敏感而可响应第二和第三过渡。
14.一种用于保存逻辑状态的方法，包括：
响应时钟信号的第一过渡，接收具有逻辑状态的信息信号；
响应时钟信号的第二过渡，用第一电路锁存表示所述信息信号的逻辑状态的第一信号的逻辑状态；
响应时钟信号的第三过渡，用第二电路锁存表示所述第一信号的逻辑状态的第二信号的逻辑状态；并且
在第一操作模式期间，向第一和第二电路供电；且
在第二操作模式期间，降低供给第一电路的电能，而向第二电路供电，从而第一信号的逻辑状态丢失，而保存第二信号的逻辑状态。
15.如权利要求14所述的方法，其中向第一电路供电的步骤包括使所述第一电路在第一模式期间与电源的电源节点电连接，并且其中降低供给第一电路的电能的步骤包括使第一电路在第二模式期间从所述电源节点断开连接。
16.如权利要求15所述的方法，其中向所述第二电路供电的步骤包括使所述第二电路在第一模式和第二模式期间都与所述电源节点保持电连接。
17.如权利要求14所述的方法，其中所述第一过渡具有第一方向，第二过渡具有与第一方向相反的第二方向，并且第三过渡具有第一方向。
18.如权利要求14所述的方法，其中第一过渡在时钟信号的特定周期的开始处出现，并且其中第三过渡在所述特定周期的结束处出现。
19.如权利要求18所述的方法，其中所述第二过渡在所述第一和第三过渡之间。
20.如权利要求14所述的方法，其中所述第四电路包括所述第一和第二电路，并且所述方法包括：
确定第四电路是否活动，并且据此输出活动性信号；
响应于活动性信号而在第一和第二模式之间进行选择。
21.如权利要求20所述的方法，其中所述进行选择的步骤包括：
响应表示第四电路在第一期间内活动的活动性信号而在该第一期间内选择第一模式；并且
响应表示第四电路在第二期间内不活动的活动性信号而在该第二期间内选择第二模式。
22.如权利要求14所述的方法，其中用第一电路锁存的步骤包括通过对边沿敏感而响应第二过渡用第一电路进行锁存。
23.如权利要求22所述的方法，其中用第二电路锁存的步骤包括通过对边沿敏感而响应第三过渡用第二电路进行锁存。
24.如权利要求14所述的方法，其中用第一电路锁存的步骤包括通过对电平敏感而响应第二过渡用第一电路进行锁存。
25.如权利要求24所述的方法，其中用第二电路锁存的步骤包括通过对电平敏感而响应第三过渡用第二电路进行锁存。
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