CN1841930A - 集成电路 - Google Patents
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Abstract
本发明是有关于一种集成电路，该集成电路包括第一输入节点、第二输入节点、输出节点、第一类型的第一输出晶体管、第二类型的第二输出晶体管、第二类型的第一夹止晶体管以及第二类型的第二夹止晶体管。第一夹止晶体管、第一输出晶体管、第二夹止晶体管以及第二输出晶体管串联耦接并跨接于第一电源供应端以及第二电源供应端之间。第一输入节点耦接至第一输出晶体管的闸极。第二输入节点耦接至第二输出晶体管的闸极。输出节点耦接至第一输出晶体管与第二夹止晶体管的共同节点。第一夹止晶体管的闸极耦接至第一参考电压。第二夹止晶体管的闸极耦接至第二参考电压。
Description
技术领域
本发明涉及一种集成电路，特别是涉及一种具闸极氧化层保护的输入/输出集成电路。
背景技术
为了省电，装置的核心电路如微处理器，通常操作在一预定的较低的电压位准，即使此装置因为与外部沟通而需要使用比装置的核心电路所用的预定电压更高的输入/输出(I/O)电压位准。举例来说，微处理器芯片可能操作在具有3.3伏特(V)电压位准的高(H)逻辑位准以及具有0V电压位准的低(L)逻辑位准，虽然装置可能耦接至5V电源轨(power rail)以供外部沟通使用。一般而言，在这样的装置里，位准偏移器(level shifter)将微处理器芯片所使用的0V和3.3V内部电压位准转换成0V和5V的输出电压位准。但是，在输出晶体管的闸极与汲极/源极之间的5V的电压差可以很容易地破坏闸极氧化层(gate oxide)而使装置失效。随着技术的进步，这些电压位准将会降低。
请参阅图1所示，为传统的输出电路的电路图，其中输出电路使用上述的电压系统。如图1所示，传统的输出缓冲器100包括P型金氧半(PMOS)晶体管130和N型金氧半(NMOS)晶体管140串联耦接，以驱动输入/输出电路。PMOS晶体管130的源极耦接至5V的外部电源供应端150，而NMOS晶体管140的源极耦接至0V的外部接地电压160。PMOS晶体管130和NMOS晶体管140的汲极皆耦接至输出节点120以传送输出信号。PMOS晶体管130的闸极耦接至第一输入节点110以接收第一输入信号。NMOS晶体管140的闸极耦接至第二输入节点115以接收第二输入信号。当第一输入信号和第二输入信号皆为0V(逻辑低)时，PMOS晶体管130打开而NMOS晶体管140关闭。输出缓冲器100输出5V(逻辑高)的信号。在PMOS晶体管130的闸极与汲极/源极之间的电压差为5V。当第一输入信号和第二输入信号皆为5V(逻辑高)时，PMOS晶体管130关闭而NMOS晶体管140打开。输出缓冲器100输出0V(逻辑低)的信号。在NMOS晶体管140的闸极与汲极/源极之间的电压差为5V。
实际上，施加于闸极氧化层的电场必须小于5MV/cm以避免闸极氧化层崩溃。假设在目前半导体制程中闸极氧化层为88.5埃(angstrom)，则5V的电压差会导致5.65MV/cm的电场施加于闸极氧化层，此电场超过氧化层的崩溃电压，而导致破坏性的闸极氧化层崩溃。
一种对付这个问题的方法就是降低作为输入信号高的逻辑高的电压，接着输出晶体管的闸极与汲极/源极之间的电压差会降低。使用这个较低电压的逻辑高亦可降低耦接至PMOS晶体管130的源极的外部电源供应以及提供给PMOS晶体管130的闸极的逻辑高输入信号两者之间的电压差，以防止PMOS晶体管130完全地关闭。这样的静态电流从外部电源端流到外部接地表示有一固定的漏电流并且是不希望存在的特性。
另一种对付这个问题常用的方法就是使用「双氧化层(dual oxide)」过程。当I/O电路使用更厚的氧化层以操作在更高的电压时，内部的逻辑使用更薄的氧化层以操作在更低的电压。不过，这样的方法将在产品中增加额外的成本。
发明内容
本发明的目的提供一种电路，该电路被设计成用来保护输入/输出(I/O)电路，因此可以操作在相较于内部电路较高的电压，并且仍然使用「单一薄氧化层(single thin oxide)」技术使产品保持低成本，从而更加适于实用。
根据本发明一较佳实施例，集成电路包括第一输入节点、第二输入节点、输出节点、第一类型的第一输出晶体管、第二类型的第二输出晶体管、第二类型的第一夹止(clamping)晶体管以及第二类型的第二夹止晶体管。第一夹止晶体管、第一输出晶体管、第二夹止晶体管以及第二输出晶体管串联耦接并跨接于第一电源供应端以及第二电源供应端之间。第一输入节点耦接至第一输出晶体管的闸极。第二输入节点耦接至第二输出晶体管的闸极。输出节点耦接至第一输出晶体管与第二夹止晶体管的共同节点(commonnode)。第一夹止晶体管的闸极耦接至第一参考电压。第二夹止晶体管的闸极耦接至第二参考电压。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1所示为传统的输出电路的电路图。
图2所示为具闸极氧化层保护的输入/输出电路的一较佳实施例的电路图。
图3A所示为图2所示的具闸极氧化层保护的输入/输出电路的另一较佳实施例的电路图，其中更包括位准偏移器和内部电路。
图3B所示为图3A所示的具闸极氧化层保护的输入/输出电路的另一较佳实施例的电路图，其中位准偏移器的电压供应耦接至A点。
图4A所示为电源供电电路以及侦测电路的一较佳实施例的电路图，其中电源供电电路以及侦测电路用以产生图3A中位准偏移器的电压供应。
图4B所示为电源供电电路、侦测电路以及调节器的一较佳实施例的电路图，其中电源供电电路、侦测电路以及调节器用以产生图3B中第一参考电压以及第二参考电压。
图5A所示为图4A所示的电源供电电路的另一较佳实施例的电路图，此电源供电电路包括第二保护电路。
图5B所示为图4B所示的电源供电电路的另一较佳实施例的电路图，此电源供电电路包括第二保护电路。
100、200、300：输入/输出电路
110、115、210、220、280、285：输入节点
120、230：输出节点
130、140、250、270：输出晶体管
150、160、290、295、320、330、350、360、VCC、VDD、VDD1、VDD2、VSS1、VSS2：电源供应端(的电压)
240、260：夹止晶体管
310：位准偏移器
325：电源供应线
340：内部电路
410：电阻器
420：开关晶体管
430：电源供电阶段晶体管
440：致动阶段晶体管
450、510：保护电路
452、454、520、530：保护晶体管
460：第三电源供应节点
470：侦测电路
480：调节器
A、B、C：共同节点
N1、N2、N3：NMOS晶体管
P1：PMOS晶体管
VA、VB、VC：共同节点的电压
VREF1、VREF2：参考电压
具体实施方式
本发明较佳实施例利用提供更低的闸极与汲极/源极的电压差以保护输入/输出(I/O)电路的闸极氧化层(gate oxide)。这可以藉由在I/O电路的任何晶体管中避免持续的电流流动的方式较佳地实现。
请参阅图2所示，为具闸极氧化层保护的输入/输出电路的一较佳实施例的电路图。如图2所示，输出电路200包括第一输入节点210、第二输入节点220、输出节点230、第一输出晶体管250、第二输出晶体管270、第一夹止(clamping)晶体管240以及第二夹止晶体管260。P型晶体管和N型晶体管可提供为输出电路中的第一或第二类型晶体管。晶体管的一类型或另一类型能够被定义为第一类型，只要定义在整个例子中被保持。第一输出晶体管250为第一类型晶体管。第二输出晶体管270、第一夹止晶体管240以及第二夹止晶体管260为第二类型晶体管。第一夹止晶体管240、第一输出晶体管250、第二夹止晶体管260以及第二输出晶体管270串联耦接并跨接于第一电源供应端290以及第二电源供应端295之间。第一输入节点210耦接至第一输出晶体管250的闸极。第二输入节点220耦接至第二输出晶体管270的闸极。输出节点230耦接至第一输出晶体管250与第二夹止晶体管260的共同节点(common node)。第一夹止晶体管240的闸极耦接至第一参考电压节点280，并从第一参考电压节点280接收第一参考电压(VREF1)。第二夹止晶体管260的闸极耦接至第二参考电压节点285，并从第二参考电压节点285接收第二参考电压(VREF2)。
第一输出晶体管250与第一夹止晶体管240的共同节点，即A点，其电压(VA)保持大约少于第一参考电压(VREF1)与第一夹止晶体管240的临界电压(threshold voltage)(VTH1)两者之间的电压差。那即是说，VA≤VREF1-VTH1。第一参考电压较佳地低于第一电源供应端290的电压，以保持第一夹止晶体管240在打开的状态。A点的电压低于第一参考电压，接着第一参考电压较佳地低于第一电源供应端的电压。因此，施加于第一输出晶体管250的闸极氧化层的最高电压差会降低。
同样地，第二输出晶体管270与第二夹止晶体管260的共同节点，即B点，其电压(VB)保持大约少于第二参考电压(VREF2)与第二夹止晶体管260的临界电压(VTH2)两者之间的电压差。那就是说，VB≤VREF2-VTH2。在一较佳实施例中，第二参考电压低于可以耦接至输出节点230的外部电路的最大电压。外部电路的最大电压通常与第一电源供应端290的电压相同。于是，B点的电压较佳地低于第二夹止晶体管260可以从输出节点230接收的最高电压。因此，施加于第二输出晶体管270的闸极氧化层的电压差会降低。
在一较佳实施例中，第一输出晶体管250为PMOS晶体管(P1)，而第一夹止晶体管240、第二夹止晶体管260以及第二输出晶体管270为NMOS晶体管(分别为N1、N2和N3)。第一电源供应端290的电压大约为5伏特(V)，而第二电源供应端295的电压大约为0V，即接地电压。第一参考电压大约为4.5V，而第二参考电压大约为3.3V。对于第一输入节点210和第二输入节点220，逻辑高和逻辑低信号的电压分别大约为4.2V和0V。NMOS晶体管240与260的临界电压大约为0.3V。因此，A点的电压保持不超过大约4.2V，而实质上与逻辑高输入的电压相同。B点的电压保持不超过大约3.0V。
当输入信号在逻辑高时，第一输入节点210和第二输入节点220耦接至大约4.2V。因为A点的电压实质上保持与逻辑高输入信号的电压相同，第一输出晶体管P1的源极耦接至大约4.2V。因此，第一输出晶体管P1关闭。因为第二输出晶体管N3的源极接地，且第二输出晶体管N3的闸极耦接至大约4.2V，因此，第二输出晶体管N3打开。所以，输出信号的电压大约为0V，施加于第二输出晶体管N3的闸极氧化层的电压差大约为4.2V。
当输入信号在逻辑低时，第一输入节点210和第二输入节点220耦接至大约0V。因为A点的电压实质上保持与逻辑高输入信号的电压相同，第一输出晶体管P1的源极耦接至大约4.2V。因此.第一输出晶体管P1打开。因为第二输出晶体管N3的源极接地，因此，第二输出晶体管N3关闭。所以，输出信号的电压大约为4.2V，施加于第一输出晶体管P1的闸极氧化层的电压差大约为4.2V。
因为第一夹止晶体管N1和第一参考电压的值，在第一输出晶体管P1的闸极氧化层上的受压(stress)会降低，而且当输出耦接至高的外部电压时，晶体管P1的闸极氧化层不会崩溃。一般而言，为了避免闸极氧化层崩溃，施加于闸极氧化层的电场必须小于5MV/cm。假设在目前半导体制程中闸极氧化层厚度为88.5埃，则4.2V的电压差会导致4.75MV/cm的电场施加于闸极氧化层，此电场通常太低以致于无法引起氧化层崩溃。
当输出节点230耦接至5V时，第二夹止晶体管N2和第二参考电压保持B点的电压低于大约3V。因此，在第二输出晶体管N3的闸极氧化层上的受压会降低，以避免在晶体管N3耦接至高外部电压时，闸极氧化层产生崩溃。3V的电压差会产生3.39MV/cm的电场施加于闸极氧化层，此电场通常太低而无法导致氧化层崩溃。
在一实施例中，第一输出晶体管250、第二输出晶体管270、第一夹止晶体管240以及第二夹止晶体管260的基底(substrate)耦接至它们各自的预定电压。PMOS晶体管的基底的预定电压为第一电源供应端290的电压，而NMOS晶体管的基底的预定电压为第二电源供应端295的电压。
在另一实施例中，第一夹止晶体管240的基底耦接至第一夹止晶体管240与第一输出晶体管250的共同节点(A点)，而不是晶体管240的基底耦接至其预定电压。因此，第一夹止晶体管240的临界电压小于上述实施例中第一夹止晶体管240的临界电压。结果将使A点的电压增加，而使得输出信号容易被辨认出是逻辑高。
请参阅图3A所示，为具闸极氧化层保护的输入/输出电路的另一较佳实施例的电路图。如图3所示，集成电路300包括位准偏移器310和内部电路340。内部电路340输出信号至位准偏移器310，接着位准偏移器310输出信号至第一输入节点210和第二输入节点220。位准偏移器310耦接至第三和第四电源供应端320和330。内部电路340耦接至第五和第六电源供应端350和360。
在一实施例中，由第一电源供应端所提供至输出电路的电压(VDD1)较佳地大于由第三电源供应端所提供至位准偏移器310的电压(VDD2)，接着由第三电源供应端所提供至位准偏移器310的电压(VDD2)较佳地大于由第五电源供应端所提供至内部电路340的电压(VCC)。第二电源供应端(VSS1)、第四电源供应端(VSS2)以及第六电源供应端(VSS2)接地。配置第一参考电压(VREF1)以使A点的电压(VA)实质上与由第三电源供应端所提供的电压(VDD2)相同。例如，第一参考电压大约为4.5V。由第三电源供应所提供的电压以及A点的电压(VA)两者皆保持大约4.2V。因此，当输入信号在逻辑高时，第一输出晶体管250能够完全关闭。第一参考电压(VREF1)较佳地高于由第三电源供应端所提供的电压(VDD2)，并较佳地低于由第一电源供应端所提供的电压(VDD1)。第二参考电压(VREF2)较佳地低于第一参考电压(VREF1)，用以限制会降低第二输出晶体管270使用寿命的热载子(hot carriers)。因为由第五电源供应端所提供的电压(VCC)低于第一参考电压(VREF1)，第五电源供应端350能够提供第二参考电压(VREF2)。
在如图3B所示的另一实施例中，第三电源供应端的电压藉由将位准偏移器310的电源供应线325耦接至A点来取得，其中A点为第一夹止晶体管240与第一输出晶体管250的共同节点。也就是说，供应给位准偏移器的电压实质上与A点的电压(VA)相同。因此，当输入信号在逻辑高时，第一输出晶体管250能够完全关闭。
当施加外部电源供应290(VDD1)以后，在电路致动(active)时，相关的集成电路的电源供应电压将经过电源供电程序，然后保持稳定。以图3A的实施例为例，第三电源供应端的电压(VDD2)从第一电源供应端的电压(VDD1)所产生。第一电源供应端的电压(VDD1)与第三电源供应端的电压(VDD2)用来产生第一参考电压(VREF1)。当施加外部电源供应时，第一电源供应端的电压(VDD1)例如从0V增加到5V，然后保持稳定。同时，第一电源供应端的电压(VDD1)使第三电源供应端的电压(VDD2)上升，例如从0V到4.2V，然后保持稳定。同样地，第一电源供应端的电压(VDD1)与第三电源供应端的电压(VDD2)使第一参考电压(VREF1)上升，例如从0V到4.5V，然后保持稳定。当第一参考电压(VREF1)到达一预定值时，集成电路从电源供电转换至致动操作。当电路致动时，第一参考电压(VREF1)回馈以产生第三电源供应端的电压(VDD2)。
以图3B的实施例为例，中间电压(intermediate voltage)由第一电源供应端的电压(VDD1)所产生。第一电源供应端的电压(VDD1)以及中间电压用来产生第一参考电压(VREF1)和第二参考电压(VREF2)。
为了在电源供电阶段和致动阶段的期间，产生第三电源供应端的电压(VDD2)给图3A中的位准偏移器320，集成电路的另一较佳实施例如图4A以及图5A所示，其中集成电路包括电源供电电路和侦测电路470。对于如图3B所示的输出电路而言，因为位准偏移器310的电源供应线325直接耦接至A点，所以为了位准偏移器310的电源供应而产生独立的电压是不必要的。不过，为了产生第一参考电压(VREF1)和第二参考电压(VREF2)给图3B中的输出电路，集成电路的另一较佳实施例如图4B以及图5B所示，此集成电路包括电源供电电路、侦测电路470以及调节器480。
请参阅图4A所示，电源供电电路包含电阻器410、开关晶体管420、电源供电阶段晶体管430、致动阶段晶体管440、第一保护电路450以及第三电源供应节点460。电阻器410、开关晶体管420以及第一保护电路450串联耦接并跨接于第一电源供应端290和第二电源供应端295之间。开关晶体管420的闸极耦接至侦测电路470，以接收开关信号。
电源供电阶段晶体管430的第一端耦接至第一电源供应端290。电源供电阶段晶体管430的第二端耦接至第三电源供应节点460。电源供电阶段晶体管430的闸极耦接至电阻器410与开关晶体管420的共同节点。致动阶段晶体管440的第一端耦接至第一电源供应端290。致动阶段晶体管440的第二端耦接至第三电源供应节点460和电源供电阶段晶体管430的第二端。致动阶段晶体管440的闸极耦接至第一参考电压节点280。
在电源供电期间，第三电源供应端的电压(VDD2)从电源供电阶段晶体管430所产生。第三电源供应端的电压(VDD2)，以及第一电源供应端的电压(VDD1)与电源供电阶段晶体管430的临界电压之间的电压差，两者大约相同。第三电源供应端的电压(VDD2)更对第一参考电压(VREF1)的产生有所贡献。根据侦测出第一参考电压(VREF1)增加至一预定值之后，侦测电路470送出开关信号以打开开关晶体管420。电阻器410、电源供电阶段晶体管430与开关晶体管420的共同节点，即C点，其电压(VC)明显地下降至关闭电源供电阶段晶体管430。在第一参考电压(VREF1)已经到达一预定值之后，然后第三电源供应端的电压(VDD2)由致动阶段晶体管440产生。
为了保护电源供电阶段晶体管430的闸极氧化层以避免崩溃，C点的电压较佳地稍微高于第二电源供应端的电压(VSS1)。第一保护电路450具有第一保护晶体管452和第二保护晶体管454，而第一保护电路450能增加C点的电压(VC)以避免闸极氧化层崩溃。另外，当开关晶体管420打开时，电流可以经由电阻器410、开关晶体管420以及保护电路450而从第一电源供应端(VDD1)流到第二电源供应端(VSS1)。电阻器410较佳地有大的电阻以限制电流流动和功率耗损。
在一实施例中，开关晶体管420、电源供电阶段晶体管430、致动阶段晶体管440以及第一保护晶体管452皆为NMOS晶体管。第二保护晶体管454为PMOS晶体管。电源供电阶段晶体管430与致动阶段晶体管440的汲极皆耦接至第一电源供应端290(VDD1)。电源供电阶段晶体管430与致动阶段晶体管440的源极皆耦接至第三电源供应节点460(VDD2)。致动阶段晶体管440的闸极耦接至第一参考信号节点280(VREF1)。电源供电阶段晶体管430的源极与基底耦接在一起。电源供电阶段晶体管430的闸极耦接至电阻器410和开关晶体管420的汲极。开关晶体管420的基底耦接至第二电源供应端(VSS1)。第一保护晶体管452的汲极与闸极皆耦接至开关晶体管420的源极。第一保护晶体管452的基底耦接至第二电源供应端(VSS1)。第一保护晶体管452的源极耦接至第二保护晶体管454的源极与基底。第二保护晶体管454的闸极与汲极耦接至第二电源供应端(VSS1)。
请参阅图5A所示，为图3A中位准偏移器320所需的电源供电电路的另一较佳实施例的电路图，此电源供电电路更包括第二保护电路510，用以保护电源供电阶段晶体管430的闸极氧化层以避免崩溃。第二保护电路510具有第三保护晶体管520和第四保护晶体管530串联耦接以增加C点的电压(VC)。第三保护晶体管520的第一端耦接至第一电源供应端。第三保护晶体管520的第二端耦接至第四保护晶体管530的第一端。第三保护晶体管520与第四保护晶体管530的闸极皆耦接至第一参考电压(VREF1)。第四保护晶体管530的第二端耦接至电阻器410与开关晶体管420的共同节点。
为了产生第一参考电压(VREF1)和第二参考电压(VREF2)给图3B中的输出电路，集成电路的另一较佳实施例如图4B和图5B所示，其中集成电路包括电源供电电路、侦测电路470和调节器480。电源供电阶段晶体管430和致动阶段晶体管440的第二端皆耦接至调节器480的输入端。调节器480输出第一参考电压(VREF1)和第二参考电压(VREF2)。在图4B中的电源供电电路和侦测电路470可以和图4A中的相同，而在图5B中的电源供电电路和侦测电路470可以和图5A中的相同。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (22)
1、一种集成电路，其特征在于其包括：
一第一输入节点与一第二输入节点；
一输出节点；
一第一类型的第一输出晶体管与一第二类型的第二输出晶体管；以及
一第二类型的第一夹止(clamping)晶体管与一第二类型的第二夹止晶体管，
其中，第一类型为P型金氧半(PMOS)晶体管且第二类型为N型金氧半(NMOS)晶体管，或者第一类型为NMOS晶体管且第二类型为PMOS晶体管，
其中，该第一夹止晶体管、该第一输出晶体管、该第二夹止晶体管以及该第二输出晶体管串联耦接并跨接于一第一电源供应端以及一第二电源供应端之间，该第一输入节点耦接至该第一输出晶体管的闸极，该第二输入节点耦接至该第二输出晶体管的闸极，该输出节点耦接至该第一输出晶体管与该第二夹止晶体管的共同节点(common node)，该第一夹止晶体管的闸极耦接至一第一参考电压，该第二夹止晶体管的闸极耦接至一第二参考电压。
2、根据权利要求1所述的集成电路，其特征在于其中所述的第一输入节点以及该第二输入节点提供相同的逻辑信号。
3、根据权利要求1所述的集成电路，其特征在于其中所述的第一输出晶体管为PMOS晶体管，而该第二输出晶体管、该第一夹止晶体管以及该第二夹止晶体管皆为NMOS晶体管。
4、根据权利要求3所述的集成电路，其特征在于其中所述的第一参考电压以及该第二参考电压皆低于由该第一电源供应端所提供的电压，并皆高于由该第二电源供应端所提供的电压，该第一参考电压以及该第二参考电压分别保持实质上相同的电压值。
5、根据权利要求4所述的集成电路，其特征在于其中所述的第一参考电压高于该第二参考电压。
6、根据权利要求3所述的集成电路，其特征在于其中所述的第一夹止晶体管的基底(substrate)耦接至该第一夹止晶体管与该第一输出晶体管的共同节点。
7、根据权利要求3所述的集成电路，其特征在于其中
在该第一夹止晶体管与该第一输出晶体管的共同节点的电压小于等于该第一参考电压减去该第一夹止晶体管的临界电压；以及
在该第二夹止晶体管与该第二输出晶体管的共同节点的电压小于等于该第二参考电压减去该第二夹止晶体管的临界电压。
8、根据权利要求1所述的集成电路，其特征在于其更包括：
一位准偏移器(level shifter)耦接以输出信号至该第一输入节点以及该第二输入节点，该位准偏移器耦接至一第三电源供应端以及一第四个电源供应端。
9、根据权利要求8所述的集成电路，其特征在于其更包括：
一内部电路耦接以输出信号至该位准偏移器，该内部电路耦接至一第五电源供应端以及一第六个电源供应端。
10、根据权利要求8所述的集成电路，其特征在于其更包括：
一电源供电(power-up)电路，用以提供电压给该第三电源供应端；以及
一侦测电路，用以侦测电源供电阶段的完成。
11、根据权利要求10所述的集成电路，其特征在于其中
该电源供电电路包括一电阻器、一电源供电阶段晶体管、一致动(active)阶段晶体管、一开关晶体管、一第一保护电路以及一第三电源供应节点；
该电阻器、该开关晶体管以及该第一保护电路串联耦接并跨接于该第一电源供应端以及该第二电源供应端之间，该开关晶体管的闸极耦接至该侦测电路以接收一开关信号；
该电源供电阶段晶体管的第一端耦接至该第一电源供应端，该电源供电阶段晶体管的第二端耦接至该第三电源供应节点，该电源供电阶段晶体管的闸极耦接至该电阻器与该开关晶体管的共同节点；以及
该致动阶段晶体管的第一端耦接至该第一电源供应端，该致动阶段晶体管的第二端耦接至该第三电源供应节点以及该电源供电阶段晶体管的第二端，该致动阶段晶体管的闸极耦接至该第一参考电压。
12、根据权利要求11所述的集成电路，其特征在于其中
该电源供电阶段晶体管以及该致动阶段晶体管皆为NMOS晶体管；
该电源供电阶段晶体管的基底与第二端耦接至彼此；以及
该致动阶段晶体管的基底耦接至该第二电源供应端。
13、根据权利要求11所述的集成电路，其特征在于其中所述的第一保护电路包括一第一保护晶体管以及一第二保护晶体管串联耦接。
14、根据权利要求13所述的集成电路，其特征在于其中
该第一保护晶体管包括一NMOS晶体管，而该第二保护晶体管包括一PMOS晶体管；
该第一保护晶体管的汲极耦接至该开关晶体管，该第一保护晶体管的闸极与汲极耦接至彼此，该第一保护晶体管的源极耦接至该第二保护晶体管的源极，该第一保护晶体管的基底耦接至该第二电源供应端；以及
该第二保护晶体管的源极与基底耦接至彼此，该第二保护晶体管的闸极与汲极耦接至彼此，该第二保护晶体管的汲极耦接至该第二电源供应端。
15、根据权利要求11所述的集成电路，其特征在于其更包括：
一第二保护电路耦接至该电阻器与该开关晶体管的共同节点。
16、根据权利要求15所述的集成电路，其特征在于其中
该第二保护电路包括一第三保护晶体管以及一第四保护晶体管串联耦接；以及
该第三保护晶体管的第一端耦接至该第一电源供应端，第三保护晶体管的第二端耦接至该第四保护晶体管的第一端，该第三保护晶体管以及该第四保护晶体管的闸极皆耦接至该第一参考电压，该第四保护晶体管的第二端耦接至该电阻器与该开关晶体管的共同节点。
17、根据权利要求8所述的集成电路，其特征在于其中所述的第三电源供应端的电压透过耦接至该第一夹止晶体管与该第一输出晶体管的共同节点而被提供。
18、根据权利要求17所述的集成电路，其特征在于其更包括：
一电源供电电路，用以提供一中间电压(intermediate voltage)；
一侦测电路，用以侦测电源供电阶段的完成；以及
一调节器，用以接收该中间电压并产生该第一参考电压以及该第二参考电压；
其中，该电源供电电路包括一电阻器、一电源供电阶段晶体管、一致动阶段晶体管、一开关晶体管以及一第一保护电路；
该电阻器、该开关晶体管以及该第一保护电路串联耦接并跨接于该第一电源供应端以及该第二电源供应端之间，该开关晶体管的闸极耦接至该侦测电路以接收一开关信号；
该电源供电阶段晶体管的第一端耦接至该第一电源供应端，该电源供电阶段晶体管的第二端耦接至该调节器，该电源供电阶段晶体管的闸极耦接至该电阻器与该开关晶体管的共同节点；以及
该致动阶段晶体管的第一端耦接至该第一电源供应端，该致动阶段晶体管的第二端耦接至该调节器以及该电源供电阶段晶体管的第二端，该致动阶段晶体管的闸极耦接至该第一参考电压。
19、根据权利要求18所述的集成电路，其特征在于其更包括：
一第二保护电路耦接至该电阻器与该开关晶体管的共同节点，该第二保护电路包括一第三保护晶体管以及一第四保护晶体管串联耦接；
其中，该第三保护晶体管的第一端耦接至该第一电源供应端，第三保护晶体管的第二端耦接至该第四保护晶体管的第一端，该第三保护晶体管以及该第四保护晶体管的闸极皆耦接至该第一参考电压，该第四保护晶体管的第二端耦接至该电阻器与该开关晶体管的共同节点。
20、一种集成电路，其特征在于其包括：
一第一输入节点与一第二输入节点；
一输出节点；
一第一PMOS晶体管；以及
一第一NMOS晶体管、一第二NMOS晶体管与一第三NMOS晶体管，
其中，该第一PMOS晶体管、该第一NMOS晶体管、该第二NMOS晶体管以及该第三NMOS晶体管串联耦接并跨接于一第一电源供应端以及一第二电源供应端之间，该第一输入节点耦接至该第一PMOS晶体管的闸极，该第二输入节点耦接至该第三NMOS晶体管的闸极，该输出节点耦接至该第一PMOS晶体管与该第二NMOS晶体管的共同节点，该第一NMOS晶体管的闸极耦接至一第一参考电压，该第二NMOS晶体管的闸极耦接至一第二参考电压。
21、根据权利要求20所述的集成电路，其特征在于其中
该第一NMOS晶体管的基底耦接至该第一PMOS晶体管的源极；以及
该第一参考电压以及该第二参考电压皆低于由该第一电源供应端所提供的电压，并高于由该第二电源供应端所提供的电压。
22、根据权利要求21所述的集成电路，其特征在于其中所述的第一参考电压高于该第二参考电压。
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