CN1826588A - 用于相邻符号纠错检错码的方法、系统和装置 - Google Patents

用于相邻符号纠错检错码的方法、系统和装置 Download PDF

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Abstract

基于相邻符号码字生成纠错码(ECC)的电路和方法，所述相邻符号码字是在两个时钟相位中形成的：在第一时钟相位期间，由第一组数据生成第一符号的一组m位和第二符号的一组m位，其中m是一个整数；以及在第二时钟相位期间，由第二组数据生成所述第一符号的一组n位和所述第二符号的一组n位，其中n是一个整数。

Description

用于相邻符号纠错检错码的方法、系统和装置
背景
1、领域
本公开涉及存储器和计算机存储器系统的领域，更具体地说，涉及存储器差错的检错和纠错。
2、相关技术描述
纠错码(error correcting code，or ECC)已被普遍用于计算机存储器子系统中的容错。最常使用的代码是能够纠正码字中的所有单差错并检测所有双差错的单纠错(single errorcorrecting，or SEC)双检错(double error detecting，or DED)码。
随着芯片制造的趋势正朝着更大芯片容量的方向发展，越来越多的存储器子系统将被配置为每芯片b位(b-bits-per-chip)。在存储器上使用的最适合的符号ECC是纠正码字中的所有单符号差错并检测所有双符号差错的单符号纠错(single symbol error correcting，or SbEC)双符号检错(double symbol error detecting，or DbED)码，其中“b”是存储器器件的宽度(输出的位数)。对于用SbEC-DbED码设计的存储器来说，当存储器芯片发生故障时，无论其故障模式如何，该存储器都可以继续工作。当在同一ECC字中先后出现两个发生故障的芯片时，SbEC-DbED码将会提供必要的检错，并保护存储器的数据完整性。
现有的和即将出现的存储器系统采用18个存储器器件。然而，为了提供芯片故障纠正和检测，当前的SbEC-DbED纠错码采用36个存储器器件。因而，由于用于纠错目的的36个存储器器件所带来的额外开销，而使成本增加，并且因为它们未扩展到(不适用于)具有18个存储器器件的存储器系统，所以它们不够灵活。此外，用于对差错进行编码和解码的各种电路比较复杂。因而，这增加了计算机系统保证数据完整性的成本和设计。
附图说明
在附图中以示例而非限制的方式图示了本发明。
图1图示了在一个实施方案中采用的码字的框图。
图2图示了在一个实施方案中采用的装置。
图3图示了在一个实施方案中采用的方法的流程图。
图4图示了在关于图2描述的实施方案中采用的装置。
图5图示了在一个实施方案中采用的系统。
具体实施方式
以下描述提供了用于存储器器件的检错和纠错的方法、装置和系统。在以下描述中，阐述了很多具体的细节以提供对本发明的更完整理解。然而，本领域的技术人员将会理解，没有这些具体的细节也可以实现本发明。本领域的普通技术人员利用这里所包括的描述，无需不必要的试验就能够实现适当的逻辑电路。
如前所述，典型的ECC码采用36个存储器器件用于芯片故障检测和纠正，这导致计算机系统的成本和设计增加。另外，随着一个系统中18个存储器器件的出现，当前的ECC码不能扩展。相反，所要求保护的主题有助于实现一种新的ECC码，即“相邻符号”码，其支持具有18个存储器器件的存储器系统。例如，在一个实施方案中，所要求保护的主题有助于实现在采用18个存储器器件用于存储器事务(存储器等级)的系统中解码并纠正存储器差错的能力。此外，所要求保护的主题有助于形成一种只具有两个时钟相位的数据码字。另外，相邻符号ECC码纠正来自一个存储器器件的数据内的任何差错型式，并检测因两个存储器器件中的故障而发生的各种差错(双器件差错)。
在一个实施方案中，相邻符号ECC码被用于具有两个通道的双数据率(DDR)存储器的存储器系统，其中每条通道64位宽，有8个用于ECC的可选位。另外，存储器系统可以采用x4或x8宽的存储器器件(x4和x8是指可以从存储器器件中输出的位数)。因而，所要求保护的主题支持各种配置的存储器系统。例如，如果支持ECC的话，具有x8器件的存储器系统将会每个存储器等级采用18个存储器器件，否则，如果不支持ECC的话，将会每个存储器等级采用16个存储器器件。可替换地，如果支持ECC的话，具有x4器件的存储器系统将会于每个存储器等级采用36个存储器器件，否则，如果不支持ECC的话，将会于每个存储器等级采用32个存储器器件。
图1图示了在一个实施方案中采用的码字的框图。框图100包括由来自一个存储器器件的两个时钟相位的数据102和104形成的相邻符号码字106。例如，在一个实施方案中，存储器访问事务包括每个时钟沿(clock edge)128个数据位加上附加的16个ECC校验位的传输，即，每个时钟沿总共有144位(两个时钟沿288位)。在第一时钟相位102中，来自存储器的数据的第一半字节(nibble)“n0”和第二半字节“n2”被转移并映射到码字106的两个符号中的每个符号的第一半字节。接着，在第二时钟相位104期间，来自存储器的第一半字节“n1”和第二半字节“n3”被转移并映射到码字106的两个符号中的每个符号的第二半字节。因此，码字106的两个符号是相邻的，并且位于码字的16位边界上，它们被指定为“相邻符号”，因而码字106是相邻符号码字。
在框图中图示的方案有助于检错，并且提高了共模差错的错误覆盖率。例如，对于一个x4存储器器件，存在一个从该x4存储器器件到下层码字中符号的半字节一对一映射(one to one mapping)。相反，对于一个x8存储器器件，存在一个从该x8存储器器件的一半到下层码字中符号的半字节一对一映射。因此，所要求保护的主题有助于将半字节上的共模差错隔离到符号级，并且导致错误覆盖率提高。因此，对于x8存储器器件，所要求保护的主题避免了对第二器件故障的混叠(aliasing)。同样，在x4存储器器件中的器件差错被隔离到码字106的单个符号，因而，对于x4存储器器件存在完全的双器件覆盖。
为进一步说明，一般存在两种发生在同一存储器等级中的双器件故障，同时的和顺序的。
同时双器件故障没有什么早期的征兆警告，因为没有任何有关前一存储器事务中差错的指示。一般地，计算机系统报告缺少混叠时的不可纠正的差错。然而，系统有可能错误地报告可纠正的单个器件故障。此时可能在后面的访问中发现混叠，因为差错模式有可能改变以避免混叠。
相反，顺序的双器件故障是比同时的双器件故障更典型的故障模式。一般地，第一器件差错被检测为可纠正的差错。对于第二器件故障，在一个实施方案中可能有两种结果；差错被报告为不可纠正的，否则，差错被报告为新位置上的可纠正差错。一旦第二器件故障是不可纠正的差错，分析就结束了。否则，系统将差错位置从第一器件故障改变到第二器件的故障位置。因此，前面用于检测混叠的方法是准确的，因为第一器件故障位置不太可能自我解决，更不可能在已发生第二器件故障的同时又这么做。
经常检测出的双器件差错(无混叠)的一些例子是双位差错、双线错误、在第二存储器器件中发生单个位差错的情况下在一个存储器器件中的线错误、以及只影响每个存储器器件的一个半字节的错误。
在x8存储器器件的器件差错的一个实施例中，码字(相邻符号)的所有16位都可能受到影响(破坏)，因为故障导致了存储器器件的数据的两个半字节和两个时钟相位的差错。因而，所要求保护的主题通过首先纠正差错中的16位，可有助于纠正该器件故障。然而，如果发生第二存储器器件故障，所述码就检测在码字106中沿着16位边界对齐的两组16位中的差错模式。
图2图示了在一个实施方案中使用的装置。从高层的角度看，该装置通过创建将被附加到被转发到存储器的数据的校验位，而生成码字。接着，该装置至少部分基于解码从存储器接收到的码字，而生成检验子(syndrome)，并协助分类差错和纠正差错。在一个实施方案中，来自存储器器件的码字是前面参考图1描述的相邻符号码字。
该装置包括编码器电路202、至少一个存储器器件204、解码器电路206、差错分类电路208和纠正电路210。
编码器电路接收将被转发给所述存储器器件或多个存储器器件204的数据。编码器电路至少部分基于所述数据生成多个校验位。因而，码字至少部分地是基于多个校验位和数据而形成并且被转发给所述存储器器件或多个存储器器件204。
在一个实施方案中，由二进制形式的G矩阵生成校验位，其中矩阵具有32行256列，以形成32个校验位。如下计算校验位：
ci＝∑dj×Gij对于i＝0到31并且j＝0到255
对于二进制数据，乘法运算变为AND函数以及1位和的求和运算或XOR运算。因而，所形成的编码电路包括32个XOR，每个树计算32个校验位之一。
接着，所述存储器器件或多个存储器器件104将数据和校验位返回到解码器电路106。在一个实施方案中，解码器电路至少部分基于288位的码字(如前面参考图1对288位码字的描述)而生成32位检验子。
在一个实施方案中，检验子是由H矩阵生成的，其中矩阵包括32行288列。如下计算每个检验子位：
si＝∑vj×Hij对于i＝0到31并且j＝0到287
如前面参考编码器电路所描述的，检验子位的生成被简化为在与H矩阵中具有二进制1值的列相对应的码字位上的XOR运算。因而，解码电路包括32个XOR树，每个树计算32个检验子位之一。因此，在一个实施方案中，利用接收288位码字的H矩阵生成32位检验子。然而，所要求保护的主题不限于这种位结构。本领域的技术人员理解对检验子和码字的大小的修改。
参考图4描述差错分类和差错纠正。
图3描绘了在一个实施方案中使用的方法的流程图。该流程图描绘了用于检测在与存储器器件或多个存储器器件之间的事务中的数据是否存在差错的方法。第一方框302生成将被附加到用于转发给存储器器件或多个存储器器件的数据的校验位。至少部分基于从所述存储器器件或多个存储器器件接收的数据生成相邻符号码字，以用于检验所述数据的完整性，如方框304所示。解码器至少部分基于所述相邻符号码字生成检验子，如方框306所示。如果存在由检验子确定出的差错，则执行差错分类和差错纠正，如方框308所示。
图4图示了在参考图2描述的实施方案中使用的装置。如前所述，图4结合图2描述了差错分类和差错纠正的一个实施方案。
差错分类至少部分基于解码电路对检验子的计算。例如，在一个实施方案中，如果检验子(S)＝＝0，则不存在差错。否则，如果检验子(S)＞0，则存在差错。另外，可选的是：通过计算差错位置向量L而进一步分类差错。例如，在一个实施方案中，如果L＝＝0则差错是不可纠正的。否则，如果L＞0则在所指示的列中差错是可纠正的。此外，根据差错发生在数据列中还是校验列中可以进一步分类可纠正的差错。例如，如果差错是在校验列中，则码字的数据部分可以绕过纠正逻辑。
在另外一个实施方案中，至少可以部分基于差错值的权重来分类单器件可纠正差错。如图4所示，相邻对可以生成差错值e0和e1。因而，差错定位器向量L被用于门控多条通路(buss)上的差错值402和404，因为所述电路允许用于一个相邻对的差错定位器位将被使能用于一种给定的差错模式。
因此，所要求保护的主题实现了对单器件差错和双器件差错的测试覆盖。
图5描绘了根据一个实施方案的系统。在一个实施方案中的系统是被耦合到芯片组504的处理器502，而芯片组504又被耦合到存储器506。例如，芯片组完成并协助各种操作，例如在处理器和存储器之间的存储事务，并利用参考图1描述的相邻符号码字来验证数据完整性。在一个实施方案中，芯片组是支持计算机服务器系统的服务器芯片组。相反，在另一个实施方案中，芯片组是支持计算机桌面系统的桌面芯片组。在上面的两个实施方案中，所述系统包括前面在说明书的图1-4中描绘的支持相邻符号码字和纠错检错方法和装置的实施方案。
虽然在附图中描述并示出了一些示例性的实施方案，但是可以理解，这些实施方案对于宽广的本发明而言仅仅是示意性的而非限制性的，本发明不限于所示出并描述的特定结构和布局，因为研究本公开内容的本领域技术人员将会作出多种其他修改。

Claims (29)

1.一种用于形成相邻符号码字的方法，所述方法包括：
在第一时钟相位期间，由第一组数据生成第一符号的一组m位和第二符号的一组m位，其中m是一个整数；以及
在第二时钟相位期间，由第二组数据生成所述第一符号的一组n位和所述第二符号的一组n位，其中n是一个整数。
2.如权利要求1所述的方法，其中所述第一和第二组数据来自存储器。
3.如权利要求2所述的方法，其中所述存储器是双数据率(DDR)存储器。
4.如权利要求1所述的方法，其中m和n都是4位，并且构成一个半字节。
5.如权利要求1所述的方法，其中所述相邻符号码字包括所述第一和第二符号的相邻排列。
6.如权利要求1所述的方法，还包括隔离所述第一和第二符号的所述m位和n位上的共模差错。
7.一种用于测试存储器的方法，所述方法包括：
生成将附加到被转发给所述存储器的数据的多个校验位；
至少部分基于从所述存储器接收的数据生成相邻符号码字；
解码所述相邻符号码字；以及
确定在所述存储器中是否存在差错。
8.如权利要求7所述的方法，其中解码所述相邻符号码字的操作包括至少部分基于所述相邻符号码字生成检验子。
9.如权利要求7所述的方法，其中至少部分基于检验子来确定在所述存储器中是否存在差错。
10.如权利要求9所述的方法，其中基于所述检验子存在差错，所述方法还包括：
分类所接收数据中的差错；以及
纠正所接收数据中的差错。
11.如权利要求7所述的方法，其中所述存储器是双数据率(DDR)存储器。
12.如权利要求所述的方法，其中所述检验子是基于288位码字的32位。
13.一种用于纠错码的装置，所述装置包括：
基于一组数据生成多个校验位，以将所述校验位附加到将被转发给存储器的所述一组数据的第一逻辑；
从所述存储器接收码字，并且基于所述码字生成检验子，并基于所述检验子检测是否存在差错的第二逻辑；
如果存在差错则分类所述差错的第三逻辑；以及
如果存在差错则纠正所述差错的第四逻辑。
14.如权利要求13所述的装置，该装置被合并到一个服务器芯片组内。
15.如权利要求13所述的装置，其中所述存储器是双数据率(DDR)存储器。
16.如权利要求13所述的装置，其中所述检验子是32位，并且所述码字是288位。
17.如权利要求13所述的装置，其中所述第一逻辑是编码器，并且使用以下公式：
ci＝∑dj×Gij对于i＝0到31并且j＝0到255，
以生成所述多个校验位。
18.如权利要求13所述的装置，其中所述第二逻辑是解码器，并且所述检验子是由以下公式生成的H矩阵：
si＝∑vj×Hij对于i＝0到31并且j＝0到287，
以生成所述检验子。
19.一种分类来自存储器的差错的装置，所述装置包括：
生成H矩阵检验子的第一逻辑；以及
基于所述检验子确定是否存在差错，如果存在，则分类所述差错的差错类型。
20.如权利要求19所述的装置，其中所述H矩阵检验子是通过以下公式生成的：
si＝∑vj×Hij对于i＝0到31并且j＝0到287。
21.如权利要求19所述的装置，其中分类差错类型包括生成差错位置向量的第一逻辑。
22.如权利要求21所述的装置，其中所述差错位置向量确定所述差错是否可纠正：
所述差错位置向量中的零值指示所述差错是不可纠正的；相反，在所述差错位置向量的指明列中大于零的值指示所述差错是可纠正的。
23.如权利要求19所述的装置，其中所述差错类型可以是单器件差错或双器件差错。
24.如权利要求23所述的装置，其中所述双器件差错是同时差错或顺序差错中的一种。
25.如权利要求23所述的装置，其中基于差错值的权重e0和e1来分类所述单器件差错，并且所述差错位置向量门控所述差错值。
26.一种系统，包括：
耦合到存储器和芯片组的处理器，用以经由所述芯片组生成对所述存储器的操作；以及
采用基于相邻符号码字的纠错码(ECC)的所述芯片组，所述相邻符号码字是在两个时钟相位中形成的，以确定在所述芯片组从所述存储器接收的多个数据中是否存在差错，如果存在，则基于H矩阵检验子来分类所述差错的类型。
27.如权利要求26所述的系统，其中所述存储器是
双数据率(DDR)存储器。
28.如权利要求26所述的系统，其中所述H矩阵检验子是由以下公式生成的：
si＝∑vj×Hij对于i＝0到31并且j＝0到287。
29.如权利要求26所述的系统，其中所述系统是服务器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110209524A (zh) * 2019-06-18 2019-09-06 哈尔滨工业大学 一种抗单粒子瞬态效应的ecc译码器加固方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050022091A1 (en) * 2003-07-21 2005-01-27 Holman Thomas J. Method, system, and apparatus for adjacent-symbol error correction and detection code
US7331010B2 (en) 2004-10-29 2008-02-12 International Business Machines Corporation System, method and storage medium for providing fault detection and correction in a memory subsystem
US7685392B2 (en) 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
US7870459B2 (en) 2006-10-23 2011-01-11 International Business Machines Corporation High density high reliability memory module with power gating and a fault tolerant address and command bus
US7721140B2 (en) * 2007-01-02 2010-05-18 International Business Machines Corporation Systems and methods for improving serviceability of a memory system
KR100888695B1 (ko) 2007-02-27 2009-03-16 삼성전자주식회사 과표본화 읽기 동작을 수행하는 플래시 메모리 장치 및그것의 데이터 독출 방법
US8185801B2 (en) * 2008-01-31 2012-05-22 International Business Machines Corporation System to improve error code decoding using historical information and associated methods
US8181094B2 (en) * 2008-01-31 2012-05-15 International Business Machines Corporation System to improve error correction using variable latency and associated methods
US8185800B2 (en) * 2008-01-31 2012-05-22 International Business Machines Corporation System for error control coding for memories of different types and associated methods
US8140945B2 (en) * 2008-05-23 2012-03-20 Oracle America, Inc. Hard component failure detection and correction
CN101369242B (zh) * 2008-09-28 2011-06-15 西北工业大学 计算机内存程序代码和数据的自检方法
US8533572B2 (en) 2010-09-24 2013-09-10 Intel Corporation Error correcting code logic for processor caches that uses a common set of check bits
US9021325B2 (en) * 2013-02-07 2015-04-28 Lsi Corporation Classifying bit errors in transmitted run length limited data
CN104486615B (zh) * 2014-12-09 2016-08-24 广东威创视讯科技股份有限公司 Ddr芯片的故障定位方法与装置
CN104484310A (zh) * 2014-12-11 2015-04-01 北京国双科技有限公司 公式规范性校验方法及装置
US9912355B2 (en) 2015-09-25 2018-03-06 Intel Corporation Distributed concatenated error correction
KR20210138241A (ko) 2020-05-12 2021-11-19 삼성전자주식회사 메모리 컨트롤러, 메모리 시스템 및 메모리 모듈
US11601137B2 (en) * 2020-06-18 2023-03-07 Intel Corporation ECC memory chip encoder and decoder

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3728678A (en) * 1971-09-03 1973-04-17 Bell Telephone Labor Inc Error-correcting systems utilizing rate {178 {11 diffuse codes
US4740968A (en) * 1986-10-27 1988-04-26 International Business Machines Corporation ECC circuit failure detector/quick word verifier
US4995041A (en) * 1989-02-03 1991-02-19 Digital Equipment Corporation Write back buffer with error correcting capabilities
US5278847A (en) * 1990-12-28 1994-01-11 General Electric Company Fault-tolerant memory system with graceful degradation
US5490155A (en) * 1992-10-02 1996-02-06 Compaq Computer Corp. Error correction system for n bits using error correcting code designed for fewer than n bits
KR0147150B1 (ko) * 1995-06-29 1998-09-15 김주용 디코더를 이용한 순환 리던던시 체크 오류 검출 및 정정 장치
US5768294A (en) * 1995-12-11 1998-06-16 International Business Machines Corporation Memory implemented error detection and correction code capable of detecting errors in fetching data from a wrong address
US5701314A (en) * 1995-12-21 1997-12-23 Cirrus Logic, Inc. On-the-fly error correction using thermal asperity erasure pointers from a sampled amplitude read channel in a magnetic disk drive
US5846249A (en) 1996-02-07 1998-12-08 Pinotage, Llc Video gynecological examination apparatus
US5768300A (en) * 1996-02-22 1998-06-16 Fujitsu Limited Interconnect fault detection and localization method and apparatus
US6003152A (en) * 1997-06-30 1999-12-14 Sun Microsystems, Inc. System for N-bit part failure detection using n-bit error detecting codes where n less than N
IL122393A0 (en) * 1997-12-01 1998-06-15 Ttr Technologies Ltd A code word for use in digital optical media and a method of generation thereof
US6272659B1 (en) * 1998-05-18 2001-08-07 Cirrus Logic, Inc. Error correction code processor employing adjustable correction power for miscorrection minimization
US6662336B1 (en) * 1999-07-06 2003-12-09 Cirrus Logic, Inc. Error correction method and apparatus
US6405339B1 (en) * 1999-08-31 2002-06-11 International Business Machines Corporation Parallelized programmable encoder/syndrome generator
US6751769B2 (en) * 2000-06-06 2004-06-15 International Business Machines Corporation (146,130) error correction code utilizing address information
US6981196B2 (en) * 2001-07-25 2005-12-27 Hewlett-Packard Development Company, L.P. Data storage method for use in a magnetoresistive solid-state storage device
JP2003077294A (ja) * 2001-08-31 2003-03-14 Mitsubishi Electric Corp メモリ回路
US7234099B2 (en) * 2003-04-14 2007-06-19 International Business Machines Corporation High reliability memory module with a fault tolerant address and command bus
US20050022091A1 (en) 2003-07-21 2005-01-27 Holman Thomas J. Method, system, and apparatus for adjacent-symbol error correction and detection code

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110209524A (zh) * 2019-06-18 2019-09-06 哈尔滨工业大学 一种抗单粒子瞬态效应的ecc译码器加固方法
CN110209524B (zh) * 2019-06-18 2022-12-06 哈尔滨工业大学 一种抗单粒子瞬态效应的ecc译码器加固方法

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