CN1825603A - 改善感光集成电路之光子表现之方法 - Google Patents

Abstract

本发明提供一种形成在内层介电层(ILD)的导光特征(light－directing feature)，结合抗反射层(AR)，可同时有效增加量子效率与抗扰性，因此改善感光集成电路之光子表现的方法。其步骤包含形成多个光传感器单元在半导体基材上，接着，形成抗反射层在这些光传感器单元上，此抗反射层实质上不会使入射光产生反射，然后，形成内层介电层在此抗反射层之上，其中内层介电层包含形成在其开口的多个导光特征，且这些导光特征位于抗反射层上以及部分光传感器单元之上方。

Description

改善感光集成电路之光子表现之方法

技术领域

本发明涉及在内层介电层形成导光特征，并结合抗反射层，以改善感光集成电路之光子表现的制造方法。

背景技术

感光集成电路，例如图像传感器与彩色滤光片，在光电元件中扮演用来获取光信号的重要角色，这些集成电路可被发现于消费性电子产品与可携式装置，例如数码相机、数码手提录音摄像机与移动电话。互补式金属氧化物半导体(CMOS)图像传感器的原理，是将微透镜所收集到的光线，通过彩色滤光片、保护层、内金属介电层(IMD)、内层介电层(ILD)之后，最后会被n型或p型光传感器单元接收，光传感器单元会转换光子数目成为电子信号。除了互补式金属氧化物半导体图像传感器之外，其它常用的图像传感器，包含电荷耦合元件(CCD)以及电荷喷射元件(CID)，红/绿/蓝(RGB)彩色滤光片、青/紫/黄(CMY)彩色滤光片、青/紫/黄/灰(CMYG)彩色滤光片以及灰(G)彩色滤光片也被广泛地使用。

量子效率(光子敏感度)与抗扰性(来自散射光的噪声)是两个用来决定感光集成电路之光子表现的关键因素。提高量子效率与元件感光度之一种方法是减少后段工艺(BEOL)介电层之厚度，用以减少入射光需要穿过的途径与材料的数量来到达光传感器单元。然而，减少后段工艺介电层之厚度有工艺上的限制，例如现在CMOS图像传感器技术需要至少两层的金属内连线。

另一种提高量子效率的方式是如美国第6654175、5812322、5731899与4632522号专利所描述的在集成电路的内连线加入额外的微透镜层。此额外微透镜集中入射光至特定位置，因此可增加量子效率与感光集成电路的光子敏感度。此外，它也可通过减少来自散射光的噪声来增加抗扰性。然而，因为感光集成电路的像素区域在未来的发展是会缩小(例如在0.13微米世代的像素区域几乎是0.18微米世代的一半)，额外微透镜层所带来的好处会因为需要封装此额外微透镜层而使得介电层的厚度变大而失去原来的效果。

还有另外一种提高抗扰性的方法是如美国第6737626号专利所描述，在光传感器单元的上方与四周建立空气间隙(air gaps)或金属护环(metalguard rings)。空气间隙或金属护环可通过减少入射光的场角度来限制来自于散射光的噪声，以提高在邻近光传感器单元间的抗扰性。然而，此技术因为防止光传感器单元收集到来自散射光之残余的光能量，所以同时也会减少量子效率。

发明内容

本发明揭示一种形成在内层介电层的导光特征，并结合抗反射层(AR)，可同时有效增加量子效率与抗扰性，因此改善感光集成电路之光子表现。在本发明的一实施例中，形成多个光传感器单元在半导体基材上，接着形成抗反射层在这些光传感器单元上，此抗反射层实质上不会使入射光产生反射，接着形成内层介电层在此抗反射层之上，其中内层介电层至少包含形成在其开口的多个导光特征，且这些导光特征位于抗反射层上以及部分光传感器单元之上方。

本发明之上述优点及其它特色，将从本发明之较佳实施例，并配合完成之附图作详细说明。

附图说明

为让本发明之上述和其它目的、图案、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下：

图1为在半导体基材上之感光集成电路的多个光传感器单元之剖面示意图；

图2为在多个光传感器单元上的抗反射层之剖面示意图；

图3A-3B为形成在多个光传感器单元之上的具有开口的内层介电层之剖面示意图；

图4A-4B为形成在图3A-3B之中间结构上的多个导光特征之剖面示意图；

图5A-5B为平坦化图4A-4B之中间结构上的内层介电层之剖面示意图；

图6为完整感光集成电路之剖面示意图；以及

图7为形成在内层介电层的导光特征，结合在感光集成电路的抗反射层之剖面示意图，用来说明本发明的优点。

主要元件标记说明

102：半导体基材    104：光传感器单元

106：抗反射层      108：内层介电层

109：开口          110：导光特征

112：内层介电层开口外形上之导光特征

114：内层介电膜    116：导体像素

118：金属内连线    120：第一内金属介电层

122：第二内金属介电层

123：保护层        124：微透镜

125：彩色滤光片    126：垂直同轴的入射光

127：非垂直偏轴的入射光

128：反射光        130：其它反射光

134：杂散光线      136：一次反射光

138：二次反射光

具体实施方式

图1为具有多个光传感器单元104的半导体基材102之剖面示意图。这些光传感器单元104不是使用磷离子的n型掺杂区，就是使用硼离子的p型掺杂区，而且半导体基材102可以是选择使用公知之离子布植单晶硅的技术所制成。

图2为在半导体基材102上形成抗反射层106，以覆盖这些光传感器单元104之剖面示意图。此抗反射层106可以是介电膜，如氧化硅、氧化铝、氧化钛、氧化钽、氮化硅或氮氧化硅，其膜厚为mλ/4n的整数倍，这里的m为整数，λ为对应于在抗反射层106上之入射光的波长，n为抗反射层106之折射率。例如，假设在抗反射层106上之入射光具有对应波长600nm，抗反射层106之折射率为2.0，且m＝1时，则膜厚等于600nm/(4×2.0)＝75nm(750)，再者，抗反射层106的厚度应也可以是75nm的整数倍，例如当m＝2时厚度为150nm、当m＝3时厚度为225nm，以及依此类推等等。由于抗反射层106的设计，可防止打击到抗反射层106的入射光或散射光从半导体基材102的表面反射，而且进入回到感光内连线。此外，任何来自于抗反射层106的两个界面之残留反射线会因破坏性干涉而抵消。

接着，参照图3A，形成内层介电层108于抗反射层106之上，其中形成此内层介电层108的方法可以是公知的等离子沉积技术与使用公知的材料，例如氧化硅、氮化硅或未掺杂的硅玻璃(USG)。再者，利用传统集成电路制造技术的方法与材料，特别是光刻与干式蚀刻，在此内层介电层108内形成多个开口109在抗反射层106上以及部分多个光传感器单元104之上方，如图3B所示。根据工艺方法以及干式蚀刻的技术，开口109可以是顶部区域比底部区域来得大的开口(凹形)或是底部区域比顶部区域来得大的开口(凸形)。

接着，使用公知技术形成多个导光特征(light-directing features)110在整个半导体基材102上，并且在内层介电层108以及包含在此内层介电层的开口109之上形成共形(conformal)披覆，如图4A所示。这些开口109造成多个导光特征112以内层介电层开口外形来形成。导光特征110与以内层介电层开口外形所形成之这些导光特征112可以是金属膜，例如氮化钛(TiN)、钛(Ti)或钨(W)，或者是介电膜，例如氧化硅、氧化铝、氧化钛、氧化钽、氮化硅或氮氧化硅。以内层介电层开口外形上形成之导光特征112，根据工艺与方法以及干式蚀刻的技术，也可以是排气间隙(evacuated air gap)。通过使用传统集成电路的制造方法与材料，特别是光刻与干式蚀刻，从此内层介电层108上移除导光特征110，只留下在内层介电层开口外形上之导光特征112，如图4B所示。结果，在内层介电层108之开口外形上之多个导光特征112形成在抗反射层106上；以及在部分多个光传感器单元104之上方。

为了利于下一道半导体工艺，可以使用公知技术在晶片上全面地披覆内层介电膜114，如图5A所示。此内层介电膜114有着与内层介电层108相同或相似的性质。之后，利用传统公知的集成电路工艺，特别是化学机械研磨(CMP)，将此内层介电膜114以及内层介电层108平坦化，使得他们的外形上变得平坦，如图5B所示。

一旦平坦化之后，就可利用公知的方法与材料来进行下一步后段工艺的处理。请参照图6，其为利用本发明的完全感光集成电路之剖面示意图，包含有彩色滤光片125、第一内金属介电层120(IMD-1)、第二内金属介电层122(IMD-2)、提供电连接的金属内连线118以及提供增加光学敏感度与弹性的微透镜124。

如图5B的中间结构所示，可利用公知的等离子沉积技术或使用公知的材料，例如氧化硅、氮化硅或未掺杂的硅玻璃，在整个半导体基材102上形成第一内金属介电层120。接着，通过使用公知传统集成电路的制造方法与材料，特别是光刻与干式蚀刻以及金属沉积，形成多个开口在此第一内金属介电层120，其中有多个导体像素116形成在部分多个光传感器单元104之上方，如图6所示。这些导体像素116为金属感光二极管，其可利用公知的金属材料例如铝、金、铜或钨来形成，感光导体像素116可当作是第一定向电荷收集器，用以储存与接收进来的信号，这些信号可包含图像或光子。

此外，利用金属沉积的方法与材料，例如铝、金、铜或钨，形成多个金属内连线118在导体像素116之上，这些金属内连线118帮助储存在导体像素116的信号传送到第二内金属介电层122，如图6所示。再者，这些金属内连线118也引导安排转换自多个光传感器单元104以及多个导体像素116的电子信号至接垫(图中未表示)，用以使感光集成电路更容易封装在元件电路板上。

然后，为了有助于下一道的工艺，利用传统公知的集成电路工艺，特别是化学机械研磨，平坦化此第一内金属介电层120。一旦平坦化之后，形态会变得平缓，因此有利于后续的工艺。

接着，如图6所示，第二内金属介电层122形成于第一内金属介电层120之上。形成此第二内金属介电层122与其内部所包含的多个导体像素116的工艺步骤如同于先前所述。此额外的第二内金属介电层122增加额外的多个导体像素116，可增加光子的敏感度与功能性以改善感光集成电路的性能。再者，可形成额外的内金属介电层。

为了平坦化感光集成电路以及增加封装的容易度，在第二内金属介电层122与第一内金属介电层120之上形成额外的保护层123。接着，参考图6所示，利用公知的集成电路工艺，形成多个彩色滤光片125在此保护层123以及部分光传感器单元104的上方。这些彩色滤光片125在此光传感器单元104之上方排列成独特的图案以形成彩色滤光片阵列，以达到想要的敏感度与性能特征。每一个彩色滤光片125可以是建构成单一颜色分配给每一光传感器单元104；以及每一光传感器单元104只对应单一颜色波长。在以下的美国专利案第6531266、6274917、6242277以及6171885号有提到利用公知的集成电路工艺，形成多个微透镜124在多个彩色滤光片125的上方，以增加光学敏感度与弹性。

CMOS图像传感器的基础是从初始的光信号开始，不论图像或光线，通过微透镜124来收集与加强。此微透镜124根据感光集成电路的应用可以是凹形或凸形。接着，经由此微透镜124所积聚与集中的光线会通过彩色滤光片125，在这里会过滤掉特定的光线波长。一旦过滤后，光线会接着通过保护层123、第二内金属介电层122与第一内金属介电层120，并且在这里被各层中之任何数目的导体像素116所收集。没有收集到的光线将会接着继续进入到内层介电膜114以及内层介电层108，之后由光传感器单元104来收集。为了易于组装与封装，所有收集到的光子最后会转换成电子信号并通过金属内连线118的安排引导到接垫(图中未表示)。

如图7所示，可清楚明了本发明的优点。当垂直同轴的入射光126进入第一内金属介电层120与内层介电膜114时，会未受干扰的通过在内层介电层开口外形上之多个导光特征112并进入光传感器单元104。垂直同轴的入射光126可以定义为所有相对于多个光传感器单元104，以垂直角度(90度角)垂直地进入感光集成电路的光子或信号。之后，光传感器单元104可立即容易地接收与转换光能量成为电子信号。当非垂直偏轴的入射光127进入第一内金属介电层120与内层介电膜114时，会在内层介电层开口外形上之多个导光特征112上反射并形成反射光128，之后就如同垂直同轴的入射光126，也立即容易地由光传感器单元104收集并转换。非垂直偏轴的入射光127可定义为所有相对于光传感器单元104，以倾斜角度(非90度角)进入感光集成电路的光子或信号。没有收集到的其它反射光130会反射回第一内金属介电层120或第二内金属介电层122(图中未表示)，并可以被彩色滤光片125所接收(图中未表示)。利用这种方法，在多个光传感器单元104上方的内层介电层开口外形上之多个导光特征112可增加光传感器单元104的视野领域并且使其可获取与集中较大量的入射光子进入图像传感器。再者，由于焦距的增加，因此可在结构中建立设计的预留空间，如此可实质地局限光线于光传感器单元104的中心部分，用以在大量感测时减小或减轻对工艺变异与不分光效应(achromaticeffect)之设计的敏感性。所以本发明比传统的感光集成电路具有更佳的量子效率。

除了增加量子效率与光子敏感度，当结合抗反射层106时，此内层介电层开口外形上之多个导光特征112可当作是光绝缘体，以减小来自于邻近多个光传感器单元104的可能噪声来增加抗扰性。干扰(cross talk)是由邻近单元所传送的杂散光信号所产生，这里的杂散光信号可干扰与减少感光度。为了增加抗扰性与提高感光度，就要减少与绝缘来自于邻近单元的杂散光信号。如图7所示，当杂散光线134进入第一内金属介电层120与内层介电层108时，会从抗反射层106反射形成一次反射光136，接着被内层介电层开口外形上之多个导光特征112大体上反射并绝缘形成二次反射光138。内层介电层开口外形上之多个导光特征112可绝缘二次反射光138以及防止其散射入邻近多个光传感器单元104来减少干扰。内层介电层开口外形上之多个导光特征112可增加量子效率与抗扰性。

虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与改进，因此本发明的保护范围当视权利要求所界定者为准。

此外，说明书这里每一段的标题都是符合专利法所建议的方式或者是在其它方面提供组织化的线索提示，这些标题不用以限制或区别本发明所提出的权利要求。举例来说，虽然标题指的是“技术领域”，权利要求不会因为在此标题下描述此技术领域所选择使用的语言而有所限制。另外，在“背景”所描述之技术不解释成认可为本发明的现有技术。“发明的摘要”也不可视为是权利要求所记载的发明特征。此外，任何在本说明书所提到的参考数据不用来争论本发明的新颖性的单一观点。依据本发明所揭示的多个权利要求的限制，可以记载多个发明，因此权利要求可以定义本发明与保护其等效的修饰改变。在所有的情况下，权利要求是根据说明书所揭示的内容来考虑，而不是由这里所记载的标题所限制。

Claims (10)

1.一种感光集成电路，其特征是至少包含：

半导体基材；

多个光传感器单元，在该半导体基材上；

抗反射层，形成在上述这些光传感器单元上，其中该抗反射层实质上不反射入射光；

内层介电层，形成在该抗反射层上，其中该内层介电层至少包含多个开口，每一开口形成在位于该抗反射层上以及部分之上述这些光传感器单元的上方之该内层介电层；以及

多个导光特征，形成在上述这些开口，其中上述这些导光特征形成在上述这些开口中的反射层，可操作来引导以垂直角度与倾斜角度进入上述这些开口的光线进入上述这些光传感器单元。

2.根据权利要求1所述之感光集成电路，其特征是上述这些开口的顶部区域比底部区域来得大。

3.根据权利要求1所述之感光集成电路，其特征是上述这些导光特征实质选自由金属膜以及介电层所组成之族群。

4.根据权利要求1所述之感光集成电路，其特征是上述这些导光特征实质选自由氮化钛、钛、钨、氧化硅、氧化铝、氧化钛、氧化钽、氮化硅以及氮氧化硅所组成之族群。

5.根据权利要求1所述之感光集成电路，其特征是该抗反射层的膜厚为mλ/4n的整数倍，m为整数，λ为在该抗反射层上所预期之入射光的波长，n为该抗反射层之折射率。

6.一种制造感光集成电路的方法，其特征是至少包含下列步骤：

形成多个光传感器单元在半导体基材上；

形成抗反射层在上述这些光传感器单元上，且该抗反射层实质上不反射入射光；

形成内层介电层在该抗反射层之上，该内层介电层至少包含多个开口，每一开口形成在位于该抗反射层上以及部分之上述这些光传感器单元的上方之该内层介电层；以及

形成多个导光特征在上述这些开口，其中该形成上述这些导光特征至少包含形成反射层，可操作来引导以垂直角度与倾斜角度进入上述这些开口的光线进入上述这些光传感器单元。

7.根据权利要求6所述之制造感光集成电路的方法，其特征是上述这些开口的顶部区域比底部区域来得大。

8.根据权利要求6所述之制造感光集成电路的方法，其特征是该形成上述这些导光特征至少包含实质形成金属膜或介电层。

9.根据权利要求6所述之制造感光集成电路的方法，其特征是上述这些导光特征实质选自由氮化钛、钛、钨、氧化硅、氧化铝、氧化钛、氧化钽、氮化硅以及氮氧化硅所组成之族群。

10.根据权利要求6所述之制造感光集成电路的方法，其特征是形成该抗反射层至少包含形成mλ/4n整数倍的膜厚，m为整数，λ为在该抗反射层上所预期之入射光的波长，n为该抗反射层之折射率。

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