CN1794453A - 一种硅基cmos射频集成电路衬底及其制造方法 - Google Patents
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Abstract
一种硅基CMOS射频集成电路衬底及其制造方法，该方法可以在一块重掺杂的低电阻率硅片上将CMOS数字集成电路与高品质射频无源器件和电路同时高度集成。本发明所提供的衬底含有重掺杂的低电阻率硅片，在所述重掺杂的低电阻率硅片上划分为a、b两类多个图形化的区域，其中在所述的每个a类区域具有一层图形化的垂直纳米结构的氧化硅，在该垂直纳米结构的氧化硅上面依次覆盖有一层图形化的氧化硅、氮化硅和聚酰亚胺。其制备方法不需高温、高压等苛刻条件，所用设备和工艺非常简单，并且成本低廉，可用于大规模工业生产。
Description
技术领域
本发明是关于硅基CMOS射频(Radio Frequency，RF)集成电路(Integrated Circuit，IC)衬底制造领域的，具体是关于应用在硅基CMOS射频集成电路中，用于同时将CMOS数字集成电路及射频无源器件和电路高度集成在同一块低电阻率硅衬底上的，带有垂直纳米结构氧化硅的硅衬底技术及其制造方法。
背景技术
随着通讯技术，特别是无线通讯技术的快速发展，作为关键技术之一的射频(RadioFrequency，RF)技术不断向高通讯频率和高传输速率的方向发展。由数字集成电路和分立射频元件组成的混和电路越来越不能满足体积小、重量轻、相应快、功耗低、成本低的要求。这就急需将射频电路中的有源/无源器件，如波导、电感、电容、滤波器、放大器、移项器、振荡器和天线等，与常规的CMOS数字集成电路高度集成在同一块硅芯片上。然而由于掺杂的原因，CMOS数字集成电路工艺所使用的硅衬底的电阻率很低。在这样的低电阻率衬底上根本无法制造高品质因数(Q值)的射频器件，因为高频下低阻衬底带来灾难性的损耗以及寄生效应。所以高质量的射频器件一般都制备在绝缘或高电阻率衬底上。
为解决这一难题，减少射频器件的衬底损耗，人们使用了GaAs衬底来实现单片微波集成电路(Monolithic Microwave Integrated Circuit，MMIC)，但硅基CMOS技术的强大优势却无从显现。也有报道使用氧化的多孔硅(Oxidized Porous Silicon，OPS)介质层来隔离低电阻率硅片的衬底损耗，得到高Q值的射频器件。(见文献：Choong-Mo Nam，Young-Se Kwon，“High-Performance Planar Inductor on Thick Oxidized Porous Silicon(OPS)Substrate”，IEEE Microwave and Guided Wave Letters，Vol.7，No.8，pp.236)但是制造OPS的设备复杂，制备过程中需控制的参数繁多，得到的OPS稳定性不高，而且制备成本较高，所以此方法的应用目前还只是处于实验室阶段，与工业化生产还存在一些距离。
近年来纳米科学与技术的飞速发展，以及一维纳米材料显示出的独特结构和物理性能，预示着巨大的应用潜力和经济前景。由于硅材料在微电子行业的重要地位，一维硅纳米材料也就受到了极大的关注。目前硅纳米线的制备方法由于受到生长机制的限制，一般都需要相当高的温度、特殊的处理条件和复杂的实验设备，从而造成生产成本据高不下。最近提出一种化学腐蚀技术，可以在室温附近利用简单的设备，方便的制备出大面积的硅纳米线阵列。(见中国专利，公开号CN 1382626A，)在此技术基础之上，通过进一步的改进和发展，可以得到图形化的垂直纳米结构氧化硅材料，并用于硅基CMOS射频集成电路衬底。目前尚未有这方面的报道。
发明内容
本发明的目的在于克服现有技术的不足，提供一种硅基CMOS射频集成电路衬底及其制造方法，可以在一块重掺杂的低电阻率硅片上将CMOS数字集成电路与高品质射频无源器件和电路同时高度集成。本发明的制备方法不需高温、高压等苛刻条件，所用设备和工艺非常简单，并且成本低廉，可用于大规模工业生产。
本发明的技术方案如下：
一种硅基CMOS射频集成电路衬底，其特征在于：含有重掺杂的低电阻率硅片，在所述重掺杂的低电阻率硅片上划分a、b两类图形化的区域，其中在所述的a类区域中具有一层图形化的垂直纳米结构的氧化硅，在该垂直纳米结构的氧化硅上面依次覆盖有一层图形化的氧化硅、氮化硅和聚酰亚胺。
上述方案中所述的一层图形化的垂直纳米结构氧化硅的厚度为1～200微米。
本发明还提供了一种所述硅基CMOS射频集成电路衬底的制备方法，其特征在于该方法按如下步骤进行：
1)以重掺杂的低电阻率硅片为原料，并对该硅片进行清洗；
2)将清洗后的硅片通过光刻技术划分为a、b两类图形化的区域，并对b类区域使用正性光刻胶、负性光刻胶、聚酰亚胺或氮化硅作为掩膜保护；
3)先利用非电化学沉积法在硅片a类区域表面沉积一层金属纳米颗粒网络阵列，然后使用催化辅助反应法在a类区域表面得到一层垂直纳米结构硅，并用王水或浓硫酸和双氧水的混和液煮沸20～30分钟去除反应产物，所述的金属纳米颗粒为银或金纳米颗粒；
4)对步骤3)所得到的硅片进行氧化处理，使图形化的a类区域形成具有垂直纳米结构的氧化硅；
5)平整化处理：使用低压化学气相沉积法依次在a类区域生长一层图形化的氧化硅和氮化硅，再旋涂一层图形化的聚酰亚胺并逐渐升温至200～350℃，保温20分钟以上，使聚酰亚胺充分交联化以保证表面平整。
在上述制备方法中，步骤3)中所述的沉积银纳米颗粒网络阵列采用氢氟酸和硝酸银混合溶液，沉积金纳米颗粒网络阵列采用氢氟酸和氯金酸钾混合溶液，所述氢氟酸浓度范围为0.1mol/L-15mol/L，硝酸银浓度为0.005mol/L-1.0mol/L，氯金酸钾浓度为0.005-0.1mol/L。所述的催化辅助反应法中的反应溶液为氢氟酸和硝酸银、氢氟酸和硝酸铁、氢氟酸和硝酸镁、氢氟酸和硝酸镍或氢氟酸和双氧水的混合溶液，所述氢氟酸浓度范围为0.1mol/L-15mol/L，硝酸银、硝酸铁、硝酸镁、硝酸镍浓度为0.005mol/L-1.0mol/L，双氧水浓度为0.05mol/L-1mol/L。步骤4)中对硅片进行氧化处理是先在300～350℃的条件下干氧处理20～30分钟，再逐渐升温到1000～1050℃进行湿氧处理5～10分钟。
本发明与现有技术相比，具有如下优点和突出性效果：①本发明提供了一种简单、方便的用于射频无源器件及电路的衬底，通过具有垂直纳米结构的氧化硅极大的降低了低电阻率硅衬底对射频无源器件和电路的阻抗损耗、导体损耗和寄生效应的影响，有效的提高了工作频率和效率；②实现了将CMOS数字集成电路和射频无源器件及电路高度集成在同一块硅片衬底上的目的；③本发明中的垂直纳米结构硅不需要高温、高压等苛刻条件，仅在室温条件附近，使用非常简单的设备和工艺就可以生产，成本及其低廉；④本发明充分利用了现阶段成熟工艺的优势，在同一块硅片衬底上形成不同的两类区域，以制造不同性能要求的器件；⑤本发明中的整个制造过程完全采用标准CMOS工艺，整个过程中不引入对CMOS数字集成电路有害的工艺和试剂，完全适合在芯片工厂进行大规模的流水生产。
附图说明
图1为本发明中衬底结构横截面示意图。
图2为本发明中衬底上a类区域和b类区域的扫描电子显微镜横截面图。
图3为本发明中衬底上a类区域和b类区域的扫描电子显微镜平面视图。
具体实施方式
本发明提供了一种硅基CMOS射频集成电路衬底及其制造方法。该方法是把硅基CMOS数字集成电路的重掺杂低电阻率衬底硅片划分成图形化的a、b两类多个图形化的区域，其中具有一层图形化的垂直纳米结构的氧化硅，在该垂直纳米结构的氧化硅上面依次覆盖有一层图形化的氧化硅、氮化硅和聚酰亚胺，制造射频无源器件和电路。所述的每个b类区域用来制造CMOS数字集成电路。这样就达到了单片高度集成CMOS数字集成电路和射频无源器件及电路的目的，制造高性能的硅基MMIC也可实现。
本发明中的硅基CMOS射频集成电路衬底是完全采用标准CMOS工艺并通过以下途径获得。首先，利用光刻技术把用于制造CMOS数字集成电路的重掺杂低电阻率衬底硅片划分为图形化的a、b两类多个图形化的区域；然后使用非电化学沉积催化辅助反应法在硅片a类区域表面形成垂直纳米结构硅；再用标准的CMOS氧化技术对其进行氧化，形成具有垂直纳米结构的氧化硅；然后使用低压化学气相沉积法依次在a类区域生长一层图形化的氧化硅和氮化硅，再旋涂一层图形化的聚酰亚胺并使聚酰亚胺充分交联化以保证表面平整。这样就得到可以同时集成CMOS数字集成电路和射频无源器件及电路的衬底硅片，以上整个过程不引入对CMOS数字集成电路有害的工艺和试剂，完全采用标准CMOS工艺或与其相兼容的工艺，而且设备和工艺简单，成本低廉，完全适合在芯片工厂进行流水生产。
具体工艺过程如下：
I.在图形化的a类区域形成垂直纳米结构硅
(1)以重掺杂的低电阻率硅片为原料，并用标准CMOS清洗程序对该硅片进行清洗；
(2)光刻，把上述硅片划分为a、b两类图形化的区域，用正性光刻胶、负性光刻胶、聚酰亚胺或氮化硅作为掩膜保护b类区域；
(3)利用非电化学沉积法在硅片a类区域表面沉积一层金属纳米颗粒网络阵列，所述的金属纳米颗粒为银或金纳米颗粒，所述的沉积银纳米颗粒网络阵列采用氢氟酸和硝酸银混合溶液，沉积金纳米颗粒网络阵列采用氢氟酸和氯金酸钾混合溶液，所述氢氟酸浓度范围为0.1mol/L-15mol/L，硝酸银浓度为0.005mol/L-1.0mol/L，氯金酸钾浓度为0.005-0.1mol/L；
(4)使用催化辅助反应法在a类区域表面得到一层垂直纳米结构硅，反应溶液为氢氟酸和硝酸银、氢氟酸和硝酸铁、氢氟酸和硝酸镁、氢氟酸和硝酸镍或氢氟酸和双氧水的混合溶液，所述氢氟酸浓度范围为0.1mol/L-15mol/L，硝酸银、硝酸铁、硝酸镁、硝酸镍浓度为0.005mol/L-1.0mol/L，双氧水浓度为0.05mol/L-1mol/L；
(5)将上述硅片用王水或浓硫酸和双氧水的混和液煮沸20～30分钟去除反应产物；
II.氧化，在图形化的a类区域形成具有垂直纳米结构的氧化硅
(1)将上述硅片置于氧化炉中，在300～350℃的条件下干氧处理20～30分钟；
(2)逐渐升温到1000～1050℃进行湿氧处理5～10分钟，将垂直硅纳米线阵列完全氧化，生成具有垂直纳米结构的氧化硅；
(3)自然冷却至室温；
III.在a类区域表面覆盖图形化的平整化层
(1)使用低压化学气相沉积法依次在a类区域生长一层图形化的氧化硅和氮化硅；
(2)旋涂一层聚酰亚胺；
(3)光刻，在a类区域形成图形化的氧化硅、氮化硅和聚酰亚胺；
(4)将上述硅片从室温逐渐升温至200～350℃，保温20分钟以上，使聚酰亚胺充分交联化；
至此，带有垂直纳米结构氧化硅的硅基CMOS射频集成电路衬底硅片制造完成。
下面通过具体实施例对本发明予以说明：
实施例1：
首先取一块可用于制造CMOS数字集成电路的低电阻率硅片，用标准CMOS清洗程序清洗硅片表面；然后利用光刻技术把上述硅片划分为a、b两类图形化的区域，用正性光刻胶作为掩膜保护b类区域；将上述硅片放入盛有0.1mol/L氢氟酸和0.005mol/L硝酸银混和液的反应容器中完全浸泡60秒，在硅片a类区域表面沉积一层金属银纳米颗粒网络阵列，接着置入盛有0.1mol/L氢氟酸和0.005mol/L硝酸铁混和液的反应容器中，在50℃下完全浸泡30分钟以在a类区域表面得到垂直纳米结构的硅，之后用王水煮沸20分钟去除反应产物和b类区域的掩膜；将上述硅片置于氧化炉中，先在300℃的条件下通氧气干氧处理20分钟，再逐渐升温到1000℃进行湿氧处理5分钟，生成具有垂直纳米结构的氧化硅，然后自然冷却至室温；在上述硅片表面利用低压化学气相沉积法依次生长一层氧化硅和氮化硅，再旋涂一层聚酰亚胺，利用光刻技术在a类区域表面形成图形化的氧化硅、氮化硅和聚酰亚胺层，并逐渐升温至200℃，保温20分钟，使聚酰亚胺充分交联化以保证表面平整。
实施例2：
首先取一块可用于制造CMOS数字集成电路的低电阻率硅片，用标准CMOS清洗程序清洗硅片表面；然后利用光刻技术把上述硅片划分为a、b两类图形化的区域，用正性光刻胶作为掩膜保护b类区域；将上述硅片放入盛有0.5mol/L氢氟酸和0.01mol/L氯金酸钾混和液的反应容器中完全浸泡60秒，在硅片a类区域表面沉积一层金属金纳米颗粒网络阵列，接着置入盛有5mol/L氢氟酸和0.01mol/L硝酸银混和液的反应容器中，在50℃下完全浸泡30分钟以在a类区域表面得到垂直纳米结构的硅，之后用王水煮沸30分钟去除反应产物和b类区域的掩膜；将上述硅片置于氧化炉中，先在300℃的条件下通氧气干氧处理25分钟，再逐渐升温到1050℃进行湿氧处理10分钟，生成具有垂直纳米结构的氧化硅，然后自然冷却至室温；在上述硅片表面利用低压化学气相沉积法依次生长一层氧化硅和氮化硅，再旋涂一层聚酰亚胺，利用光刻技术在a类区域表面形成图形化的氧化硅、氮化硅和聚酰亚胺层，并逐渐升温至300℃，保温24分钟，使聚酰亚胺充分交联化以保证表面平整。
实施例3：
用负性光刻胶作为掩膜保护b类区域；在a类区域表面沉积一层金属银纳米颗粒网络阵列时使用0.5mol/L氢氟酸和0.5mol/L硝酸银混和液，形成垂直纳米结构硅时使用0.5mol/L氢氟酸和0.1mol/L硝酸铁混和液；去除反应产物和b类区域的掩膜时用王水煮沸30分钟；氧化处理时，先在350℃的条件下通氧气干氧处理30分钟，再逐渐升温到1050℃进行湿氧处理10分钟；聚酰亚胺交联化处理时，逐渐升温至300℃并保温30分钟；其它同实施例1。
实施例4：
用聚酰亚胺作为掩膜保护b类区域；在a类区域表面沉积一层金属银纳米颗粒网络阵列时使用5mol/L氢氟酸和1.0mol/L硝酸银混和液，形成垂直纳米结构硅时使用2mol/L氢氟酸和0.5mol/L硝酸银混和液；氧化处理时，先在350℃的条件下通氧气干氧处理25分钟，再逐渐升温到1020℃进行湿氧处理8分钟；聚酰亚胺交联化处理时，逐渐升温至350℃并保温25分钟；其它同实施例1。
实施例5：
用氮化硅作为掩膜保护b类区域；在a类区域表面沉积一层金属金纳米颗粒网络阵列时使用8mol/L氢氟酸和0.005mol/L氯金酸钾混和液，形成垂直纳米结构硅时使用5mol/L氢氟酸和0.8mol/L硝酸镁混和液；其它同实施例2。
实施例6：
在a类区域表面沉积一层金属金纳米颗粒网络阵列时使用10mol/L氢氟酸和0.1mol/L氯金酸钾混和液，形成垂直纳米结构硅时使用10mol/L氢氟酸和1.0mol/L硝酸镍混和液；其它同实施例2。
实施例7：
形成垂直纳米结构硅时使用15mol/L氢氟酸和0.05mol/L双氧水混和液；其它同实施例1。
Claims (5)
1.一种硅基CMOS射频集成电路衬底，其特征在于：含有重掺杂的低电阻率硅片，在所述重掺杂的低电阻率硅片上划分为a、b两类多个图形化的区域，其中在所述的每个a类区域具有一层图形化的垂直纳米结构的氧化硅，在该垂直纳米结构的氧化硅上面依次覆盖有一层图形化的氧化硅、氮化硅和聚酰亚胺。
2.按照权利要求1所述的一种硅基CMOS射频集成电路衬底，其特征在于：所述的一层图形化的垂直纳米结构氧化硅的厚度为1～200微米。
3.如权利要求1所述的一种硅基CMOS射频集成电路衬底的制备方法，其特征在于该方法按如下步骤进行：
1)以重掺杂的低电阻率硅片为原料，并对该硅片进行清洗；
2)将清洗后的硅片通过光刻技术划分为a、b两类图形化的区域，并对b类区域使用正性光刻胶、负性光刻胶、聚酰亚胺或氮化硅作为掩膜保护；
3)先利用非电化学沉积法在硅片a类区域表面沉积一层金属纳米颗粒网络阵列，然后使用催化辅助反应法在a类区域表面得到一层垂直纳米结构硅，并用王水或浓硫酸和双氧水的混和液煮沸20～30分钟去除反应产物，所述的金属纳米颗粒为银或金纳米颗粒；
4)对步骤3)所得到的硅片进行氧化处理，使图形化的a类区域形成具有垂直纳米结构的氧化硅；
5)平整化处理：使用低压化学气相沉积法依次在a类区域生长一层图形化的氧化硅和氮化硅，再旋涂一层图形化的聚酰亚胺并逐渐升温至200～350℃，保温至少20分钟，使聚酰亚胺充分交联化以保证表面平整。
4.按照权利要求3所述的一种硅基CMOS射频集成电路衬底的制备方法，其特征在于：步骤3)中所述的沉积银纳米颗粒网络阵列采用氢氟酸和硝酸银混合溶液，沉积金纳米颗粒网络阵列采用氢氟酸和氯金酸钾混合溶液，所述氢氟酸浓度范围为0.1mol/L-15mol/L，硝酸银浓度为0.005mol/L-1.0mol/L，氯金酸钾浓度为0.005-0.1mol/L；所述的催化辅助反应法中的反应溶液为氢氟酸和硝酸银、氢氟酸和硝酸铁、氢氟酸和硝酸镁、氢氟酸和硝酸镍或氢氟酸和双氧水的混合溶液，所述氢氟酸浓度范围为0.1mol/L-15mol/L，硝酸银、硝酸铁、硝酸镁、硝酸镍浓度为0.005mol/L-1.0mol/L，双氧水浓度为0.05mol/L-1mol/L。
5.按照权利要求3所述的一种硅基CMOS射频集成电路衬底的制备方法，其特征在于：所述步骤4)中对硅片进行氧化处理是先在300～350℃的条件下干氧处理20～30分钟，再逐渐升温到1000～1050℃进行湿氧处理5～10分钟。
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