CN1794328A

CN1794328A - 有机电致发光显示屏的列控制电路

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Publication number: CN1794328A
Application number: CNA2005101120868A
Authority: CN
Inventors: 冉峰; 陈章进; 卜东生; 蔡俊; 姜玉稀; 郑昌陆
Original assignee: GUANGDIAN ELECTRONIC CO Ltd SHANGHAI; Shanghai Shu Multi-Chip Electronic Co Ltd; University of Shanghai for Science and Technology
Current assignee: GUANGDIAN ELECTRONIC CO Ltd SHANGHAI; Shanghai Shu Multi-Chip Electronic Co Ltd; Shanghai University; University of Shanghai for Science and Technology
Priority date: 2005-12-27
Filing date: 2005-12-27
Publication date: 2006-06-28
Anticipated expiration: 2025-12-27
Also published as: CN100383849C

Abstract

本发明涉及一种有机电致发光显示屏的列控制电路。它是在显示屏列数据传统串行传输电路的基础上，采用一级暂存结构，即通过增加暂存器和选择器，并使用同步方式，可以有效地降低扫描过程中造成的亮度损失，并提高显示帧频。在256级灰度下，当显示扫描电路采用“128－1－64－4－16－8－32－2”的权值序列时，与传统方式相比较，在R＝1/32下，亮度损失减少40％，而传送利用率提高20％。一级暂存结构只增加一个控制信号，电路简单，适合OLED芯片设计。

Description

有机电致发光显示屏的列控制电路

技术领域

本发明属于涉及一种显示屏制电路，特别是一种有机电致发光显示屏的列控制电路。在OLED(有机电致发光器件)显示屏的列控制电路中增加一个同步暂存器以提高显示的扫描效率并降低扫描中的亮度损失。

背景技术

随着VLSI(大规模集成电路)和新型显示器件的飞速发展，人们对OLED(有机电致发光器件)在显示领域应用的日益重视，与之配套的OLED显示器件驱动芯片也就相应出现。对于功能丰富，性能优越，应用方便的显示驱动芯片的要求日益强烈。

传统OLED平板显示器的显示数据从控制器传送到显示面板经常采用的方法是串行传输方式，如图1所示。

传统列控制电路包括串行器(11)和缓存器(12)两个部分，其中串行器(11)是一个多组多位寄存器，多个寄存器共用相同的时钟端(串行时钟cp，21)，第一组寄存器的输入数据为串行输入信号cdin(22)，第一组的输出数据连至第二组的输入，第二组的输出连至第三组的输入，以此类推，最后一组的数据输出至串行输出信号cdout(23)，各组寄存器的输出按第一组为高位，最后一组为低位方式构成串行数据sdata(24)，在串行时钟cp(21)上升沿时，串行器(11)中的各寄存器将输入数据锁入至输出数据；缓存器(12)是一个多位带清零控制端的锁存器，多个锁存器共用相同的锁存端(锁入信号latch，25)和清零端(清零信号clrn，26)，当清零信号clrn(26)低电平有效时，列数据cdata(27)输出全部为低电平，以关闭显示屏的显示，当清零信号clrn(26)无效且锁入信号latch(25)高电平有效时，将串行数据sdata(24)锁存至列数据cdata(27)，以驱动显示屏的显示。传统电路中信号cdin(22)和cdout(23)有相同位宽；数据sdata(24)和cdata(27)也具有相同位宽。

使用串行方法扫描生成高灰度图象，一般采用按权值(按位)扫描方式，如图2所示，图2表示一个32级灰度的扫描波形片断，图中“1.8”表示第一行权值8对应的数据，“2.1”表示第二行权值1对应的数据等，权值按“1-2-4-8-16”的顺序进行扫描。

在时间点A，首先由cp(21)与cdin(22)将第一行第一个权值的数据“1.1”传送到面板上，传送一个权值所有数据所需的时间称为一个传送时间，在一个传送时间后，“1.1”传送结束；

在时间点B，“1.1”传送结束，有效latch(25)信号以产生一个时钟宽度的高电平脉冲，以将数据锁入到缓存器中，在latch(25)高电平期间，为保证锁入的正确性，应保持cp(21)为高电平，同时清零信号clrn(26)无效(高电平)以进行“1.1”数据的显示，由于权值只有1，显示所占用的时间最短，权值1对应的显示时间称为一个显示时间，为了达到高灰度要求，一个显示时间比一个传送时间要小得多；

在时间点C，开始下一个权值数据“1.2”的传送，这时“1.1”的显示结束，有效清零信号clrn(26)以关闭显示；

在时间点D，“1.2”传送结束，产生一个latch(25)高电平脉冲，同时无效clrn(26)以显示“1.2”数据；

在时间点E，开始“1.4”数据的传送；

在时间点F，“1.2”的显示结束，有效clrn(26)以关闭“1.2”的显示；

在时间点G，“1.4”传送结束，产生一个latch(25)高电平脉冲，同时无效clrn(26)以显示“1.4”数据；

在时间点H，开始“1.8”数据的传送；

在时间点I，“1.4”的显示结束，有效clrn(26)以关闭“1.4”的显示；

在时间点J，“1.8”传送结束，产生一个latch(25)高电平脉冲，同时无效clrn(26)以显示“1.8”数据；

在时间点K，开始“1.16”数据的传送；

在时间点L，“1.16”传送结束，而这时“1.8”的显示仍未结束，应保持cp(21)为高电平；

在时间点M，“1.8”显示结束，产生一个latch(25)高电平脉冲以显示“1.16”；

在时间点N，开始下一行权值“2.1”的传送；

在时间点O，“2.1”传送结束，但“1.16”仍在显示，保持cp(21)为高电平；

在时间点P，“1.16”显示结束，产生一个latch(25)高电平脉冲以开始下一行的显示。

至此第一行的扫描就算完成，从权值1显示开始到权值16显示结束(时间点C到P)为一个行周期，不断重复该周期以进行下一行的扫描，最终完成整个32级灰度图象的扫描。

记显示时间为Ts，权值n对应的显示时间为Ts(n)，有Ts(n)＝n×Ts(1)，有效显示的总时间∑Ts＝(2^N-1)×Ts(1)，其中N为权值个数；

记传送时间为Tt，权值n对应的传送时间为Tt(n)，有Tt(n)＝Tt(1)，有效传送的总时间∑Tt＝N×Tt(1)；

记单个权值实际时间为Tw，权值n对应的实际时间为Tw(n)，它是相应显示时间和传送时间的最大值，有Tw(n)＝max(Ts(n)，Tt(n))；

记行周期时间为Tc，它是所有权值的实际时间累加和，有Tc＝∑Tw；

记Fsc为一个行周期内的空闲显示时间，有Fsc＝Tc-∑Ts；记Rsc为显示时间空闲率，有Rsc＝Fsc/Tc×100％；

记Ftc为一个行周期内的有效传送时间，有Ftc＝∑Tt＝N×Tt(1)；记Rtc为传送时间利用率，有Rtc＝Ftc/Tc×100％。

显然，Tc越小越好，Tc越小则扫描一行所需时间减少，可以提高帧频、提高灰度等级或增加图象尺寸；Fsc与Rsc越小越好，越大则用于实际显示的时间总量减少，显示屏亮度损失增多，屏体偏暗；Ftc与Rtc越大越好，越小则用于实际传送的时间比率减少，由于传送总量不变，需要更多的时间完成传送。Rsc用于衡量亮度损失，Rtc用于衡量扫描传送性能。

在cp(21)时钟频率和显示图象尺寸不变的情况下，Tt不变，记R为一个显示时间与一个传送时间的比值，即R＝Ts(1)/Tt(1)。如果R越小，则越多Ts小于Tt，越多Tw取值为Tt，则Tc越小，但Fsc越大，因此可以提高灰度和帧频，但损失显示屏总体亮度；如果R越大，则相反地，显示屏亮度损失减少，但灰度和帧频提不高。这是传统实现方式的一对矛盾。

在图2所示的32级灰度扫描方法中，以Ts(1)为基本时间单位，则Ts(1)＝1，实际传送为5次，加上等待latch(25)需一个时钟，故Tt(1)＝6，R＝1/6，Ts(n)＝n，Tt(n)＝6，Tw(n)＝若n小于6为6否则为n，Tc＝6+6+6+8+16＝42，Fsc＝42-31＝11，Ftc＝5*5＝25，Rsc＝26.2％，Rtc＝59.5％。

因此，采用图1和图2所示的控制电路方法，亮度损失超过四分之一，传送利用率不到六成。

发明内容

本发明的目的在于针对已有技术中存在的问题，提供一种改进的有机电致发光显示屏的列控制电路，提高显示的扫描率并降低扫描中的亮度损失。

为了达到上述的目的，本发明采用的构思是：在有机电致发光显示屏的列控制电路中，增加一个暂存器和一个选择器，并使用同步方式，减少传送的空闲时间和显示的空闲时间，可以有效地降低扫描过程中造成的亮度损失，并提高显示帧频。

根据上述发明构思，本发明采用下述的技术方案：

一种有机电致发光显示屏的列控制电路，包括一个串行器(11)和一个缓冲器(12)；所述的串行器(11)为多组多位寄存器，其第一组寄存器的输入端接入串行输入信号cdin(22)，最后一组寄存器的输出端输出串行输出信号cdout(23)，各组寄存器的输出构成串行数据sdata(24)；所述的缓存器(12)为多位带清零端的寄存器，其多个寄存器共用相同的使能端接入锁入信号latch(25)和清零端接入清零信号clrn(26)，输出端输出到数据cdata(27)；其特征在于所述的串行器(11)的串行数据sdata(24)的输出端，经由一个暂存器(31)和一个选择器(32)组成的一级暂存结构(33)，连接至所述的缓存器(12)；所述的串行器(11)有共用相同的使能端接入串行使能信号cdena(42)和时钟端接入全局时钟信号clk(41)；所述的暂存器(31)为多位带使能的寄存器，其多个寄存器共同相同的时钟端接入全局时钟信号clk(41)和使能端接入暂锁信号latch1(43)，输入端接入所述的串行数据sdata(24)，输出端输出暂存数据cbuff(44)；所述的选择器(32)为多位二选一选择器，其多个二选一选择器共同相同选择端接入暂锁信号latchl(43)，一个输入端输入所述的串行数据sdata(24)，另一输入端输入所述的暂存数据cbuff(44)，而输出端输出选择数据csel(45)；所述的缓存器(12)的多个寄存器共用相同的时钟端接入全局时钟信号clk(41)，输入端接入所述的选择数据csel(45)。

在上述的有机电致发光显示屏的列控制电路，所述的暂存器(31)在全局时钟信号clk(41)上升沿且暂锁信号ldtch1(43)高平有效时，将所述的串行数据sdata(24)锁入至暂存数据cbuff(44)；所述的选择器(32)在暂锁信号latch1(43)有效时，将所述的串行数据sdata(24)输出至所述的选择数据csel(45)输出端，否则将暂存数据cbuff(44)输出至选择数据csel(45)输出端；所述的缓存器(12)在全局时钟信号clk(41)上升沿时，如果清零信号clrn(26)低电平有效，则所述的列数据cdata(27)输出全部为低电平，以关闭显示屏的显示，否则，如果清零信号clrn(26)无效且锁入信号latch(25)高电平有效，则将所述的选择数据csel(45)锁入至列数据cdata(27)输出端，以驱动显示屏的显示。

在上述的有机电致发光显示屏的列控制电路，所述的串行输入信号cdin(22)和串行输出信号(23)具有相同位宽，串行数据sdata(24)、暂存数据cbuff(44)、选择数据csel(45)和列数据cdata(27)具有相同位宽。

在上述的有机电致发光显示屏的列控制电路，所述的串行器(11)的各组寄存器(U4、U3、U2、U1)均采用REG8型的8位带使能寄存器，暂存器(31)采用REG32型的32位带使能寄存器(U5)，选择器(32)采用SEL32型的32位二选一选择器(U6)，所述的缓存器(12)采用REG32R型32位带清零使能寄存器(U7)。

本发明与现有技术相比较，具有如下显而易见的突出实质性特点和显著优点：本发明在传统串行传输电路的基础上，采用一级暂存结构，即通过增加暂存器和选择器，并使用同步方式，从而有效地降低扫描过程中造成的亮度损失，并提高显示帧频。在256级灰度下，当显示扫措电路采用“128-1-64-4-16-8-32-2”的权值序列时，与传统电路相比较，在R＝1/32下，亮度损失减少40，而传送利用率提高20％。一级暂存结构只增加一个控制信号，电路简单，适合OLED芯片设计。

附图说明

图1是传统OLED列控制电路图

图2是传统列控制电路的32级灰度扫描波形图

图3是本发明采用的列控制电路图

图4是采用本发明的32级灰度扫描波形图

图5是32列单色OLED串行列控制电路图

图6是串行器的详细电路图

图7是暂存器、选择器和缓存器的详细电路图

具体实施方式

本发明的一个优选实施例结合附图详细说明如下：

本实施例是将图1所示的传统OLED列控制电路中的锁入信号latch(25)与清零信号clrn(26)改为同步信号，串行时钟信号cp(21)改为全局时钟信号，更名为clk(41)，增加一个串行使能信号cdena(42)，该信号高电平有效时允许串行锁入信号cdin(22)，同时增加暂存器(31)和选择器(32)，并增加一个暂锁信号latch1(43)，暂存器(31)、选择器(32)和暂锁信号latch1(43)构成一级暂存结构(33)，如图3所示。

在图3中，串行器(11)是一个多组多位带使能的寄存器，多个寄存器共用相同的时钟端接入全局时钟信号clk(41)和使能端接入串行使能信号cdena(42)，第一组寄存器的输入数据为串行输入信号cdin(22)，第一组的输出数据连至第二组的输入，第二组的输出连至第三组的输入，以此类推，最后一组的数据输出至串行输出信号cdout(23)，各组寄存器的输出按第一组为高位，最后一组为低位方式构成串行数据sdata(24)，在全局时钟信号clk(41)上升沿且串行使能信号cdena(42)高电平有效时，串行器(11)中的各寄存器将输入数据锁入至输出数据；暂存器(31)是一个多位带使能的寄存器，多个寄存器共用相同的时钟端接入全局时钟信号clk(41)和使能端接入暂锁信号latch1(43)，在全局时钟信号clk(41)上升沿且暂锁信号latch1(43)高电平有效时，将串行数据sdata(24)锁入至暂存数据cbuff(44)；选择器(32)是一个多位二选一选择器，多个二选一选择器共用相同的选择端接入暂锁信号latch1(43)，当暂锁信号latch1(43)有效时，选择器(32)将串行数据sdata(24)输出至选择数据csel(45)，否则将暂存数据cbuff(44)输出至选择数据csel(45)；缓存器(12)是一个多位带使能和清零的寄存器，多个寄存器共用相同的时钟端接入全局时钟信号clk(41)、使能端接入锁入信号latch(25)和清零端接入清零信号clrn(26)，在全局时钟高信号clk(41)上升沿时，如果清零信号clrn(26)低电平有效，则列数据cdata(27)输出全部为低电平，以关闭显示屏的显示，否则如果清零信号clrn(26)无效且锁入信号latch(25)高电平有效，则将选择数据csel(45)锁入至列数据cdata(27)，以驱动显示屏的显示。本实施例电路中串行输入信号cdin(22)和串行输出信号cdout(23)有相同位宽；串行数据sdata(24)、暂存数据cbuff(44)、选择数据csel(45)和列数据cdata(27)也具有相同位宽。

同样以32级灰度为例来说明扫描过程，如图4所示，权值按“16-1-8-4-2”的顺序进行扫描。

在时间点A，在全局时钟信号clk(41)作用下，有效串行使能信号cdena(42)高电平，通过串行输入信号cdin(22)将第一行第一个权值“1.16”的数据串行到显示面板上；

在时间点B，“1.16”数据传送结束，同时有效暂存信号latch1(43)和锁入信号latch(25)以产生一个时钟宽度的高电平脉冲，并且无效清零信号clrn(26)高电平，以将串行数据sdata(24)缓存到列数据cdata(27)中并开始“1.16”的显示，同时继续“1.1”数据传送；

在时间点C，“1.1”数据传送结束，产生一个暂存信号latch1(43)高电平脉冲以将“1.1”数据暂存到暂存数据cbuff(44)中，同时继续传送“1.8”的数据，这时“1.16”的显示还未结束；

在时间点D，“1.8”数据传送结束，而“1.16”的显示仍未结束，由于暂存数据cbuff(44)中的“1.1”数据还未显示，所以不能有效暂存信号latch1(43)或锁入信号latch(25)，必须无效串行使能高时cdena(42)以关闭传送；

在时间点E，“1.16”显示结束，有效锁入信号latch(25)，将暂存数据cbuff(44)中的“1.1”数据输出到列数据cdata(27)，以开始“1.1”显示；

在时间点F，“1.1”显示很快就结束，有效锁入信号latch(25)与暂存信号latch1(43)信号产生高电平脉冲，将串行数据sdata(24)中的“1.8”数据输出到列数据cdata(27)，以开始“1.8”显示，同时有效串行使能信号cdena(42)以继续“1.4”数据传送；

在时间点G，“1.4”数据传送结束，产生一个暂存信号latch1(43)高电平脉冲，将串行数据sdata(24)中的“1.4”数据暂存到暂存数据cbuff(44)中，同时继续“1.2”传送，这时“1.8”仍在显示；

在时间点H，“1.8”显示结束，产生一个锁入信号latch(25)高电平脉冲，将暂存数据cbuff(44)中的“1.4”数据缓存到列数据cdata(27)中并开始“1.4”显示；

在时间点I，“1.2”数据传送结束，产生一个暂存信号latch1(43)高电平脉冲，将串行数据sdata(24)中的“1.2”数据暂存到暂存数据cbuff(44)中，同时继续下一行第一个权值“2.16”的数据传送；

在时间点J，“1.4”显示结束，产生一个锁入信号latch(25)高电平脉冲，将暂存数据cbuff(44)中的“1.2”数据缓存到列数据cdata(27)中并显示；

在时间点K，“1.2”显示结束，这时“2.16”的传送仍未完成，暂存数据cbuff(44)中也是“1.2”的数据，没有可用的数据可以显示，因此有效清零信号clrn(26)以关闭显示并等待数据传送完成；

在时间点L，“2.16”数据传送结束，有效暂存信号latch1(43)和锁入信号latch(25)以产生高电平脉冲，并无效清零信号clrn(26)以开始下一行“2.16”的显示，同时继续“2.1”传送。

按“16-1-8-4-2”的权值顺序，从权值16的显示开始，到权值2的显示结束，这个阶段为一个行周期(从时间点B到K)，不断重复这个周期进行下一行的扫描，可以完成整个图象的扫描。

由于增加了一个暂存器，使得当传送结束而显示未结束时，可以提前进行下一个权值的传送，减少传送的空闲时间；同时，当显示结束时由于暂存器已经预先暂存了下一个权值的数据，所以不必等待传送结束而立即开始下一权值的显示，减少显示的空闲时间。

对暂存器(31)的管理是通过暂存信号latch1(43)与锁入信号latch(25)这两个信号，扫描电路设计时应确保暂存信号latch1(43)与锁入信号latch(25)交替或同时有效。

数据传送依赖于暂存信号latch1(43)，只要暂存信号latch1(43)有效即可开始下一权值的传送，传送完成时若锁入信号latch(25)已出现则有效暂存信号latch1(43)，否则等待锁入信号latch(25)有效后的下一个时钟再有效；而显示依赖于锁入信号latch(25)，只要锁入信号latch(25)有效则清零信号clrn(26)同时为高并对显示时间按权值进行计数，显示完成时若暂存信号latch1(43)已出现则有效锁入信号latch(25)，否则等待暂存信号latch1(43)有效时再同时有效，在等待期间应保持清零信号clrn(26)为低电平。

由于低权值的显示时间小于传送时间，如果采用“1-2-4-8-16”权值顺序，则权值1和权值2的显示全部完成而一次传送可能还未完成，因此不得不插入显示等待时间，这会引起亮度损失，为了尽可能减少显示等待时间，同时传送空闲时间也尽可能少，应尽量满足以下条件：

(1)任意相邻2个权值的时间应不小于1个传送时间；

(2)任意相邻3个权值的时间应不小于2个传送时间；

(3)任意相邻4个权值的时间应不小于3个传送时间，以此类推。

当相邻权值的有效显示时间小于相应的传送时间时，扫描时必须插入无效的时间以等待传送完成，这样就会增加总的扫描时间。

权值序列可以采用高权值与低权值相互交错的方式，以32级灰度为例，最高权值16的相邻为1和2，最低权值1的相邻为16和8。

在图4所示扫描方法中，Ts(1)＝1，Tt(1)＝5，R＝1/5，Tc＝16+1+8+4+2+1＝32，Fsc＝32-31＝1，Ftc＝5*5＝25，Rsc＝1/32＝3.1％，Rtc＝25/32＝78.1％，与图2所示方法相比较，帧频可以提高31.3％，则亮度损失只有3％，不到原来的八分之一，基本可以忽略。

注意在图2的时间点E处，暂存数据cbuff(44)和串行数据sdata(24)都已就绪，有效锁入信号latch(25)将暂存数据cbuff(44)的数据锁入到列数据cdata(27)，但不能同时有效暂存信号latch1(43)以将串行数据sdata(24)锁入到暂存数据cbuff(44)，因为锁入信号latch(25)和暂存信号latch1(43)同时有效表示直接将串行数据sdata(24)锁入列数据cdata(27)，所以暂存信号latch1(43)必须滞后一个时钟才能有效，即Tc计算时要增加1。

在256级高灰度情况下，256级灰度有8个权值，以Ts(1)为1个时间单位，则显示时间总和为∑Ts＝255。传统方法权值一般按“1-2-4-8-16-32-64-128”的顺序扫描，采用本发明的扫描电路使用“128-1-64-4-16-8-32-2”的顺序扫描。

若取R＝1/16，则Tt＝16，Ftc＝8*16＝128，由于Tc＞∑Ts＝255，则Rtc最大极限为128/255＝50.2％，因此传送利用率必然不高。

在传统方法中，可计算出Tc＝16+16+16+16+16+32+64+128＝304，亮度损失Rsc＝(304-255)/304＝16.1％，传送利用率Rtc＝128/304＝42.1％。

使用本发明电路的方法，可计算出Tc＝255+4+1＝260(有效显示时间为255；按相邻3个权值的显示时间应不小于2个传送时间，而权值序列4-16-8的有效显示时间为28，2个传送时间为32，则无效显示时间为32-28＝4；参见图2的时间点E处，latch1(43)信号需额外一个时钟)，则亮度损失Rsc＝(260-255)/260＝1.9％，可以忽略，传送利用率Rtc＝49.2％，接近极限值。

若取R＝1/32，则Ftc＝8*32＝256，与∑Ts＝255相近，这时注重提高传送利用率。

在传统方法中，可计算出Tc＝32+32+32+32+32+32+64+128＝384，则亮度损失Rsc＝33.6％，传送利用率Rtc＝66.7％。

使用本发明电路的方法，可计算出Tc＝255+66+1＝322(按相邻5个权值的显示时间应不小于4个传送时间，而权值序列4-16-8-32-2的有效显示时间为62，4个传送时间为128，则无效显示时间为128-62＝66)，则亮度损失Rsc＝20％，传送利用率Rtc＝80％，与传统比较，亮度损失减少40％，而传送利用率提高20％。

可以看到，在列控制电路中增加了一级暂存器后，可以极大的降低亮度损失，甚至可以完全消除，与此同时，显示性能也有相当可观的提高。

本实施例的具体电路如图5所示，这是一个32列单色OLED串行列控制电路，串行时的数据宽度为8位，整个电路由7个元件构成，从U1至U7，其中，U1至U4构成串行器(11)，详细电路见图6，U5为暂存器(31)，U6为选择器(32)，U7为缓存器(12)，U5至U7的详细电路见图7。

元件REG8为一个8位带使能寄存器，CLK为时钟，ENA为时钟使能，IN[7:O]为输入数据，OUT[7:0]为寄存器输出数据，当CLK上升沿且ENA有效时，IN数据锁存到OUT端口。

元件REG32为一个32位带使能寄存器，功能与REG8类似，数据宽度为32位，当CLK上升沿且ENA有效时，IN[31:0]锁存到OUT[31:0]端口。

元件REG32R为一个32位同步清零带使能的寄存器，功能与REG32类似，增加一个同步清零信号CLRN，当CLK上升沿时，如果CLRN有效(低电平)，则OUT清零，否则如果ENA有效，则将IN[31:0]锁存至OUT[31:0]。

元件SEL32为一个32位二选一选择器，当SEL为高电平时，选择A[31:0]输出至Y[31:0]，否则选择B[31:0]输出至Y[31:0]。

图6中，由4个REG8构成一个串行器(11)，当clk(41)上升且cdena(42)有效时，cdin[7:0](22)锁入到sdata[31:24]，同时sdata的高位隔8位向低位串行，即sdata[31:24]锁至sdata[23:16]，sdata[23:16]锁至sdata[15:8]，sdata[15:8]锁至sdata[7:0]，而信号sdata[7:0]输出至cdout[7:0](23)以便列控制信号串级联接，信号sdata[31:0](24)输出至暂存器和缓存器。

图7中，元件U5为暂存器(31)，当clk(41)上升且latch1(43)有效时，将sdata[31:0](24)锁存至cbuff[31:0](44)；元件U6为选择器(32)，当latch1(43)为高电平时，选择将sdata[31:0](24)信号至csel[31:0](45)，否则选择cbuff[31:0](44)信号；元件U7为缓存器(12)，当clk(41)上升沿时，如果clrn(26)为低电平，则cdata[31:0](27)输出低电平，如果clrn(26)为高电平且latch(25)有效，则将csel[31:0](45)锁入至cdata[31:0](27)。

Claims

1.一种有机电致发光显示屏的列控制电路，包括一个串行器(11)和一个缓冲器(12)；所述的串行器(11)为多组多位寄存器，其第一组寄存器的输入端接入串行输入信号cdin(22)，最后一组寄存器的输出端输出串行输出信号cdout(23)，各组寄存器的输出构成串行数据sdata(24)；所述的缓存器(12)为多位带清零端的寄存器，其多个寄存器共用相同的使能端接入锁入信号latch(25)和清零端接入清零信号clrn(26)，输出端输出到数据cdata(27)；其特征在于所述的串行器(11)的串行数据sdata(24)的输出端，经由一个暂存器(31)和一个选择器(32)组成的一级暂存结构(33)，连接至所述的缓存器(12)；所述的串行器(11)有共用相同的使能端接入串行使能信号cdena(42)和时钟端接入全局时钟信号clk(41)；所述的暂存器(31)为多位带使能的寄存器，其多个寄存器共同相同的时钟端接入全局时钟信号clk(41)和使能端接入暂锁信号latchl(43)，输入端接入所述的串行数据sdata(24)，输出端输出暂存数据cbuff(44)；所述的选择器(32)为多位二选一选择器，其多个二选一选择器共同相同选择端接入暂锁信号latchl(43)，一个输入端输入所述的串行数据sdata(24)，另一输入端输入所述的暂存数据cbuff(44)，而输出端输出选择数据csel(45)；所述的缓存器(12)的多个寄存器共用相同的时钟端接入全局时钟信号clk(41)，输入端接入所述的选择数据csel(45)。

2.根据权利要求1所述的有机电致发光显示屏的列控制电路，其特征在于所述的暂存器(31)在全局时钟信号clk(41)上升沿且暂锁信号ldtchl(43)高平有效时，将所述的串行数据sdata(24)锁入至暂存数据cbuff(44)；所述的选择器(32)在暂锁信号latchl(43)有效时，将所述的串行数据sdata(24)输出至所述的选择数据csel(45)输出端，否则将暂存数据cbuff(44)输出至选择数据csel(45)输出端；所述的缓存器(12)在全局时钟信号clk(41)上升沿时，如果清零信号clrn(26)低电平有效，则所述的列数据cdata(27)输出全部为低电平，以关闭显示屏的显示，否则，如果清零信号clrn(26)无效且锁入信号latch(25)高电平有效，则将所述的选择数据csel(45)锁入至列数据cdata(27)输出端，以驱动显示屏的显示。

3.根据权利要求1所述的有机电致发光显示屏的列控制电路，其特征在于所述的串行输入信号cdin(22)和串行输出信号(23)具有相同位宽，串行数据sdata(24)、暂存数据cbuff(44)、选择数据csel(45)和列数据cdata(27)具有相同位宽。

4.根据权利要求1所述的有机电致发光显示屏的列控制电路，其特征在于所述的串行器(11)的各组寄存器(U4、U3、U2、U1)均采用REG8型的8位带使能寄存器，暂存器(31)采用REG32型的32位带使能寄存器(U5)，选择器(32)采用SEL32型的32位二选一选择器(U6)，所述的缓存器(12)采用REG32R型32位带清零使能寄存器(U7)。