CN1731562A - 防止金属层扩散的tft电极结构与其制程 - Google Patents
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Abstract
本发明为一种防止金属层扩散的TFT电极结构与其制程，用以防止于薄膜晶体管(TFT)的金属层制作时会扩散至邻近的绝缘层，即于制程中降低金属离子污染化学气相沉积制程(CVD)的风险，其中以一画素透明电极接续栅极金属层之后制作，可一方面作为该金属离子的阻障层(barrier)来避免金属离子高温扩散至绝缘层甚至主动层；另一方面，该画素透明电极的制作以物理气相沉积(PVD)方法，其机台可于低温镀膜、对环境的敏感度较小，且画素透明电极本身为导电层，可避免金属离子的影响，以改善TFT元件制程的漏电现象(leakage)与不良导电的情形。
Description
技术领域
本发明由一TFT电极结构与其制程达到防止于薄膜晶体管的金属层制作时会扩散至邻近介电层或绝缘层。
背景技术
薄膜晶体管(Thin Film Transistor，TFT)的结构与制程请参阅如图1A、图1B与图1C所示的美国专利No.6,218，22，其中所描写为一多层金属层的薄膜晶体管与其制程(Thin Film Transistor with a Multi-MetalStructure and a Method of Manufacturing the same)，如图1A所示，其中一玻璃基板10作为绝缘的透明基板，其上沉积一由金属或合金形成的导电层，之后经蚀刻形成此TFT元件的栅极11，此例为一多栅极的TFT结构，在玻璃基板10与栅极11上形成一介电层12，作为栅极11的隔绝层，介电层12可为氧化硅(silicon oxide)、氮化硅(silicon nitride)或是两者的组合所形成的多层结构。在介电层12上更形成一非晶硅(amorphous silicon)的半导体层13，在此半导体层13上更形成有掺杂N+离子的N+非晶硅层14。
继续的制程如图1B，图中显示有一多层结构的多层金属层15形成于该N+非晶硅层14与介电层12上，各层有不同的蚀刻阻力(：etchingresistance)，有较大蚀刻阻力的下层用来防止上层被蚀刻时不会波及下层的结构。
而图1C与图1D所示则于图1A与图1B所示的结构上利用一层光罩16再依实际需求，用不同的蚀刻方法制作成所需的结构。
最后利用化学沉积法沉积一钝化层(passivation layer)17于上述结构上，以隔绝与保护下层结构，材料可为氧化硅或氮化硅等，再经溅镀(sputtering)光罩方法形成透明导电电极(ITO)18，也就是之后使用的画素电极(pixel electrode)。
上述的制程仅TFT制程的一例，其中于玻璃基板10上方制作有一导电层11，但其上的介电层12的制作方式会因高温制程造成金属层11的扩散，其可能形成漏电流与导通介电层12的不良导电现象。
再请参阅图2A至图2E所示美国专利No.5,838,037薄膜晶体管的阵列制程示意图。其中的一实施例的三极结构TFT元件有如图2A所示，在基板21上分且形成一栅极22、一画素电极(pixel electrode)23与一有保护元件作用的反向电极(counter electrode)24等金属材料层。
图2B图所示为一绝缘层25形成于上述三极之上，并于栅极22的相对位置上方形成第一非晶硅层26与第二非晶硅层27，经蚀刻方法在栅极22上方形成所需的形状。
图2C所示则于绝缘层25上蚀刻一连接孔28，使画素电极23可电连接上方的电极，如图2D所示的源极29与漏极30形成于蚀刻过的绝缘层25与非晶硅层26，27上，并使画素电极23导电于漏极30，最后如图2E所示，由一钝化层(passivation film)31形成一此TFT元件的保护层。
目前薄膜晶体管元件阵列制程中，对于其中的化学气相沉积过程(Chemical Vapor Deposition，CVD)为一高温的镀膜技术，对于易高温扩散的金属离子，很容易因扩散至邻近的介电层或其它绝缘层而污染此制程，而影响生产以及元件特性，且化学气相沉积的机台属于对环境敏感机台，其镀膜品质易受到的前制作的结构层的影响。
现有技术中ITO导电玻璃在原本无法导电的母玻璃(mother glass)基板上，镀上一层可以导电的氧化铟锡(indium tin oxide，ITO)，从而可以扮演电极。而如TFT元件阵列制作的前述技术而言，不论将画素透明导电电极(ITO)、栅极等电极制作于TFT元件的主动层的上方(Top ITO)或下方(Bottom ITO)，皆为在完成栅极金属层后的介电层或其它结构以化学气相沉积的方式进行绝缘层制程，易造成前层金属离子污染化学气相沉积机台。
本发明以一防止金属扩散的制程达成降低金属离子污染化学气相沉积制程的风险，以画素透明电极接续栅极金属层(Metal)之后制作，可一方面作为金属离子的阻障层，以避免金属离子高温扩散至绝缘层甚至主动层。另一方面，其制作方式即为物理气相沉积(PVD)方法，对环境的敏感度较小，且画素透明电极本身为导电层，可避免金属离子的影响。
发明内容
本发明以一防止金属扩散的制程达成降低金属离子污染化学气相沉积制程的风险，以画素透明电极接续栅极金属层(Metall)之后制作，可一方面作为金属离子的阻障层，以避免金属离子高温扩散至绝缘层甚至主动层，亦避免金属离子影响后层结构，并且其制作方式即为物理气相沉积(PVD)方法，对环境的敏感度较小。
本发明所述的制程由改变其中制程的顺序以防止金属离子扩散至邻近的绝缘层，该制程步骤至少包括：形成一第一金属层，于一基板上形成该第一金属层，经蚀刻后形成一薄膜晶体管(TFT)的栅极；以及形成一透明导电电极，于该第一金属层上形成该透明导电电极，经蚀刻定义图形后形成一画素电极。更接续包括：形成一介电层；形成一非晶硅层：电浆增益化学气相沉积法形成一N+非晶硅层：以及形成一第二金属层，并经蚀刻定义该薄膜晶体管的源极与漏极；形成一钝化层作为此TFT元件的保护层。
而本发明所述的结构顺序包括：形成于一基板上的一第一金属层，经蚀刻后为一薄膜晶体管的栅极；于该第一金属层上方形成一透明导电电极：形成一介电层于该透明导电电极上方，为此结构的绝缘层：于该介电层上方形成一非晶硅层；以及形成于该非晶硅层上方的一第二金属层，经蚀刻后形成该薄膜晶体管的源极与漏极；形成一钝化层作为此TFT元件的保护层。
一种防止金属层扩散的TFT电极结构，该结构至少包括有：
一第一金属层，形成于一基板上，经蚀刻后为一薄膜晶体管的栅极；
一透明导电电极，形成于该第一金属层上方；
一介电层，形成于该透明导电电极上方，为一绝缘层：
一非晶硅层，形成于该介电层上方；以及
一第二金属层，形成于该非晶硅层上方，经蚀刻后形成该薄膜晶体管的源极与漏极。
附图说明
图1A至图1E所示为美国专利美国专利No.6,218,221中多层金属层的薄膜晶体管结构与其制程示意图；
图2A至图2E所示为美国专利No.5,838,037薄膜晶体管的阵列制程示意图；
图3A至图3F所示为本发明实施例的TFT电极结构与其制程示意图；
图4所示为本发明防止金属层扩散的TFT电极制程步骤流程图。
符号说明
玻璃基板 10 导电层 11
介电层 12 半导体层 13
N+非晶硅层 14 多层金属层 15
光罩 16 钝化层 17
透明导电电极 18 基板 21
栅极 22 画素电极 23
反向电极 24 绝缘层 25
第一非晶硅层 26 第二非晶硅层 27
连接孔 28 源极 29
漏极 30 钝化层 31
玻璃基板 300 第一金属层 301
透明导电电极 302 介电层 303
非晶硅层 304 非晶硅层 304a
N+非晶硅层 304b 第二金属层 305
N+多晶硅层 304b’，304b” 第二金属层 305’，305”
钝化层 306 保护电路 308a
三极结构 308b 画素电极 302’
具体实施方式
本发明为一种防止金属层扩散的TFT电极结构与其制程，用以防止于薄膜晶体管(TFT)的金属层制作时会扩散至邻近的绝缘层，尤其应用于以铜作为该金属层的材料时，以改善TFT制程的漏电现象与不良导电的情形。
在薄膜晶体管的制程中，本发明将画素透明电极接续栅极金属层之后制作，可作为该栅极金属层的金属离子的阻障层(barrier)，因其导电特性而可避免金属离子高温扩散至绝缘层甚至主动层。另一方面，该画素透明电极的制作相较于现有的绝缘层以需要高温的化学气相沉积(CVD)方法制作，以物理气相沉积(PVD)方法，其机台可于低温镀膜、对环境的敏感度较小，可避免金属离子的影响。
请参阅图3A至图F所示的本发明TFT元件制程实施例示意图。
如图3A所示，其中一玻璃基板300作为绝缘的透明基板，其上沉积一由金属或合金形成的第一金属层(metal)301，可以沉积(depositing)方式实施，之后经蚀刻形成此TFT元件的栅极(gate electrode)与周边保护电路元件等，实际应用可运用如图标多极的TFT结构，并不限于此述的结构。
图3B所示则于玻璃基板300与第一金属层301上形成一透明导电电极(ITO)302，可以溅镀(sputtering)的制程实施，并经蚀刻可成为此TFT元件的画素电极，有别于现有技术第一金属层制作于透明导电电极的后。此透明导电电极302的形成包覆第一金属层301，由以阻绝与避免第一金属层301因于高温制程下的金属离子扩散现象，尤其针对以铜为主要材料的第一金属层30扩散现象，并且经蚀刻过程后，此透明导电电极302同时可作为此TFT元件的画素电极302'。
再如图3C所示，于透明导电电极302上形成一介电层(dielectric)303作为隔绝层，可为氧化硅(silicon oxide)、氮化硅(silicon nitride)或是两者的组合所形成的多层结构，并以电浆增益化学气相沉积(PlasmaEnhance Chemical Vapor Deposition，PECVD)作为其一实施方式，此为一高温制程，第一金属层301以上述的透明导电电极302包覆，故可避免此高温制程造成金属离子扩散造成的漏电或不良导电现象。
接着，请参阅图3D所示的一非晶硅层(amorphous silicon，a-Si)304形成的半导体层，此非晶硅层304可为单层或多层结构，可以电浆化学沉积法实施，之后于此非晶硅层304上以电浆增益化学气相沉积法直接沉积N+非晶硅层或以离子注入方式(ion implanting)将N+离子注入于非晶硅层304上方，形成非晶硅层304a与N+非晶硅层304b两层。
接续的制程如图3E所示，显示为第二金属层305形成于该N+非晶硅层304b上，将N+非晶硅层304b与第二金属层305依实际需求以蚀刻方式形成此薄膜晶体管元件的源极(source)与漏极(drain)两极(305’，305”)，并其它元件层。在此所述的第二金属层(metal II)305亦可为多层金属层的结构，并不限于此。
再如图3F所示，由一钝化层(passivation film)306形成一此TFT元件的保护层，但此钝化层306并非必要，且仍可量测此TFT元件的极性。并依需要可形成该TFT元件侧边的保护电路308a，元件的三极结构308b与画素电极302’。
本发明以画素透明电极接续栅极金属层(Metal I)之后制作可一方面作为金属离子的阻障层，可避免金属离子高温扩散至介电层形成的隔绝层甚至主动层。另一方面PVD机台可于低温镀膜、对环境的敏感度较小，且本身为导电层，可避免金属离子的影响。本发明以新制程达成降低金属离子污染CVD制程的风险。
而图4所示为本发明防止金属层扩散的TFT电极制程步骤流程图，此实施例为一单极结构的TFT晶体管，熟悉此项技术者可轻易延伸应用于多极结构的薄膜晶体管制程。
步骤S41：于透明基材上以物理气相沉积(PVD)、电镀(EP)、旋镀(Spincoating)、印制(printing)或无电镀(ELP)方式等物理气相沉积法沉积第一金属层，并经蚀刻方法定义图形，并形成TFT元件的栅极。
此外，该基材表面具有玻璃、氮化硅、氧化硅、非结晶硅、结晶硅、掺杂质的硅、金属层、金属氮化物、金属氮硅化物、聚合物、或有机材料。金属可为单层金属或多层结构，单一金属层可为铬、铜、铝钕合金(Al-Nd)、钼钨合金(MOW)、或铝。多层结构可为：钛/铝/钛层(Ti/Al/Ti)、钛/铝/氮化钛层(Ti/AI/TiN)、钛/铜/钛层(Ti/Cu/Ti)、铬/铜/铬层(Cr/Cu/Cr)、钨/铜/钨层(W/Cu/W)、氮化钼/铝/氮化钼层(MoN/Al/MoN)、钼/铝钕合金层(Mo/Al-Nd)、氮化钼/铝钕合金层(MoN/Al-Nd)、钼/铝钕合金/钼层(Mo/Al-Nd/Mo)、钽/铜/钽层(Ta/Cu/Ta)、氮化钽/铜/氮化钽层(TaN/Cu/TaN)、氮化钛/铜/氮化钛层(TiN/Cu/TiN)、钛/铝层(Ti/Al)、钼/铜/钼层(Mo/Cu/Mo)、或钼/铝/钼层(Mo/Al/Mo)。
步骤S42：沉积形成透明导电电极如：ITO(indium tin oxide)、IZO(Indium zinc oxide)、ZnO(zinc oxidation)或有机材料等，沉积方式可为物理气相沉积法(PVD)、电镀(EP)、旋镀(spin coating)、印制(printing)或无电镀(ELP)方式，并经蚀刻定义图形，形成画素电极。
以下可为通常的TFT制程：
步骤S43：形成作为绝缘层的介电层，可为二氧化硅、氮化硅等。
步骤S44：于介电层上形成一或多个非晶硅层的半导体层，以改善薄膜晶体管特性。
步骤S45：于该非晶硅层上以电浆增益化学气相沉积法直接沉积N+非晶硅层或以离子注入方式将N+离子注入上，形成一离子浓度较高的N+非晶硅层。
步骤S46：再于N+非晶硅层上形成第二金属层。
步骤S47：经蚀刻步骤形成此TFT元件的源极与漏极。
步骤S48：形成一钝化层作为此TFT元件的保护层。
综上所述，本发明提供一种防止金属层扩散的TFT电极结构与其制程，以防止于薄膜晶体管(TFT)的金属层制作时会扩散至邻近的绝缘层，以改善TFT制程的漏电现象与不良导电的情形。
Claims (21)
1.一种防止金属层扩散的TFT电极结构的制程，改变其中制程的顺序以防止金属离子扩散至邻近的绝缘层，其特征在于，该制程步骤至少包括：
形成一第一金属层，于一基板上形成该第一金属层，经蚀刻后形成一薄膜晶体管的栅极：以及
形成一透明导电电极，于该第一金属层上形成该透明导电电极，经蚀刻定义图形后形成一画素电极。
2.如权利要求1所述的防止金属层扩散的TFT电极结构的制程，其特征在于，于形成该透明导电电极后的制程更顺序包括有：
形成一介电层；
形成一非晶硅层；
形成一N+非晶硅层；以及
形成一第二金属层，并经蚀刻定义该薄膜晶体管的源极与漏极：
形成一钝化层并经蚀刻定义作为此TFT元件的保护层。
3.如权利要求1所述的防止金属层扩散的TFT电极结构的制程，其特征在于，该TFT电极结构可为一单极或多极结构。
4.如权利要求1所述的防止金属层扩散的TFT电极结构的制程，其特征在于，形成该第一金属层的方法包括于该基板上以物理气相沉积、电镀、旋镀、印制或无电镀方式方法制作。
5.如权利要求1所述的防止金属层扩散的TFT电极结构的制程，其特征在于，该基板的表面具有玻璃、氮化硅、氧化硅、非结晶硅、结晶硅、掺杂质的硅、金属层、金属氮化物、金属氮硅化物、聚合物、或有机材料。
6.如权利要求1所述的防止金属层扩散的TFT电极结构的制程，其特征在于，是以物理气相沉积法、电镀、旋镀、印制或无电镀方式方法制作形成该透明导电电极。
7.如权利要求1所述的防止金属层扩散的TFT电极结构的制程，其特征在于，该透明导电电极可为ITO(indium tin oxide)、IZO(indium zincoxide)、ZnO(zinc oxidation)或有机材料。
8.如权利要求1所述的防止金属层扩散的TFT电极结构的制程，其特征在于，该第一金属层为单一金属层结构。
9.如权利要求8所述的防止金属层扩散的TFT电极结构的制程，其特征在于，该单一金属层结构的材料可为铬、铜、铝钕合金、钼钨合金或铝。
10.如权利要求1所述的防止金属层扩散的TFT电极结构的制程，其特征在于，该第一金属层为多层金属层结构。
11.如权利要求10所述的防止金属层扩散的TFT电极结构的制程，其特征在于，该多层金属层结构的材料可为钛/铝/钛层、钛/铝/氮化钛层、钛/铜/钛层、铬/铜/铬层、钨/铜/钨层、氮化钼/铝/氮化钼层、钼/铝钕合金层、氮化钼/铝钛合金层、钼/铝钕合金/钼层、钽/铜/钽层、氮化钽/铜/氮化钽层、氮化钛/铜/氮化钛层、钛/铝层、钼/铜/钼层、或钼/铝/钼层。
12.一种防止金属层扩散的TFT电极结构，其特征在于，该结构至少包括有：
一第一金属层，形成于一基板上，经蚀刻后为一薄膜晶体管的栅极；
一透明导电电极，形成于该第一金属层上方；
一介电层，形成于该透明导电电极上方，为一绝缘层：
一非晶硅层，形成于该介电层上方；以及
一第二金属层，形成于该非晶硅层上方，经蚀刻后形成该薄膜晶体管的源极与漏极。
13.如权利要求11所述的防止金属层扩散的TFT电极结构的制程，其特征在于，该TFT电极结构可为一单极或多极结构。
14.如权利要求11所述的防止金属层扩散的TFT电极结构，其特征在于，该基板的表面具有玻璃、氮化硅、氧化硅、非结晶硅、结晶硅、掺杂质的硅、金属层、金属氮化物、金属氮硅化物、聚合物、或有机材料。
15.如权利要求11所述的防止金属层扩散的TFT电极结构的制程，其特征在于，以物理气相沉积法形成该透明导电电极。
16.如权利要求11所述的防止金属层扩散的TFT电极结构，其特征在于，该透明导电电极可为ITO、IZO、ZnO或有机材料。
17.如权利要求11所述的防止金属层扩散的TFT电极结构，其特征在于，该第一金属层为单一金属层结构。
18.如权利要求17所述的防止金属层扩散的TFT电极结构的制程，其特征在于，该单一金属层结构的材料可为铬、铜、铝钕合金、钼钨合金、或铝。
19.如权利要求11所述的防止金属层扩散的TFT电极结构，其特征在于，该第一金属层为多层金属层结构。
20.如权利要求19所述的防止金属层扩散的TFT电极结构的制程，其特征在于，该多层金属层结构的材料可为钛/铝/钛层、钛/铝/氮化钛层、钛/铜/钛层、铬/铜/铬层、钨/铜/钨层、氮化钼/铝/氮化钼层、钼/铝钕合金层、氮化钼/铝钛合金层、钼/铝钕合金/钼层、钽/铜/钽层、氮化钽/铜/氮化钽层、氮化钛/铜/氮化钛层、钛/铝层、钼/铜/钼层、或钼/铝/钼层。
21、如权利要求11所述的防止金属层扩散的TFT电极结构的制程，其特征在于，由于电浆增益化学气相沉积法直接沉积N+非晶硅层或以离子注入方式更于该非晶硅层上形成一N+非晶硅层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080723 Termination date: 20190806 |
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| CF01 | Termination of patent right due to non-payment of annual fee |