CN1722811A - 数字电视的存储器控制装置 - Google Patents
数字电视的存储器控制装置 Download PDFInfo
- Publication number
- CN1722811A CN1722811A CN 200410052883 CN200410052883A CN1722811A CN 1722811 A CN1722811 A CN 1722811A CN 200410052883 CN200410052883 CN 200410052883 CN 200410052883 A CN200410052883 A CN 200410052883A CN 1722811 A CN1722811 A CN 1722811A
- Authority
- CN
- China
- Prior art keywords
- data
- external memory
- storage
- functional module
- storage control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Television Signal Processing For Recording (AREA)
Abstract
该发明是有关在数字电视上,功能模块与外部存储器之间的控制装置的技术。该数字电视的存储器控制装置包括:负责更改格式,并存取输入和输出图像的任意位置的功能模块;接收功能模块需要处理的数据和图像位置信息,将其转换成外部存储器的位置信息,并以此保存数据的存储控制器;具有功能模块和存储控制器的界面作用,并通过外部存储器方式以及根据从存储控制器中接收的控制信号的数据排列方式,组成数据排列方式的缓冲控制器;根据外部存储器的方式更换的图像数据位置信息,在存储器中生成数据位置信息的存储器地址发生器;根据在存储器地址发生器中生成的数据位置信息,生成可控制数据排列方式信号的缓冲控制信号发生器。
Description
技术领域
该发明涉及数字放送,特别涉及在数字电视上,功能模块与外部存储器之间的控制装置。
背景技术
数字电视可为处理输入和输出信号,进行格式变化,而负责这一格式变化的功能模块,可接入输入和输出图像的任意位置。
为履行上述接入功能,将在外部存储器中处理保存图像数据,而存储控制装置则接收由功能模块所处理的数据和图像位置信息,将其转换成外部存储器的位置信息,并以此保存数据。
功能模块通过缓冲控制器,在自己的时间区域内,向外部存储控制器发出需占外部存储器空间的请求信号,而外部存储控制器则以接受或拒绝该请求的方式,向存储器靠拢。如果这种功能模块的数量逐渐增多,外部存储控制器将对每个读/写请求规定排序规则,并依次处理上述请求。
通过上述方式使用外部存储器时,相对外部存储器的运动频率,功能模块的外部存储器使用频率被定为整体带宽,整体带宽越高,功能模块使用存储器的机会就越多。
整体带宽越低,使用存储器的机会就越少,并出现瓶颈现象,引发功能模块的非正常运动,最终导致数字电视的画面不稳定现象。
因此,为了保持系统的稳定运动,高的整体带宽非常重要。
为了提高整体带宽,首先需要增加功能模块和外部存储器之间的数据总线的宽度,以确保功能模块同时接入更多的数据,其次需要提高外部存储器的运动频率,使得功能模块接入更多的数据。
图1a、b、c、d是现有技术中的SDR和DDR被制成界面的硬盘实例图。
如图1所示,SDR SDRAM是只在运动脉冲的上升区才能使数据发挥有效方式的存储器,而DDR SDRAM则是在运动脉冲的上升和下降区,均能使数据发挥有效方式的存储器。
因此,使用DDR SDRAM时的整体带宽增加量是使用SDR SDRAM时的两倍。
图1a是使用SDR SDRAM的普通硬盘结构图,图1b、c、d是可提高整体带宽的硬盘结构图。
图1b是在使用SDR SDRAM过程中,增加数据总线宽度的状态,图1d是在使用DDR SDRAM过程中,增加数据总线宽度的状态。
但在图1b和d中,数据总线宽度的增加是指增加外部存储器和被界面化的硬盘插口个数,这导致了包含功能模块的硬盘成本上升。
如图1c所示,数据总线的宽度保持原状,使用外部存储器的运动频率比图1a增加两倍的DDR SDRAM,以此避免硬盘成本的上升,并提升整体带宽。
图2a、b是图1a和图1c的硬盘概略内部结构图。
图2a和图2b的差别在于,图2a是通过使用SDR SDRAM,使得所有模块仅在运动脉冲的上升区,其数据方能有效;而图2b是通过使用DDR SDRAM,使得所有模块在运动脉冲的上升和下降区,其数据均为有效。
也就是说,在如SDR SDRAM和DDR SDRAM这样运动特性完全不同的外部存储器中,根据选用哪一种方式,需要更换包含功能模块的存储器控制装置。
发明内容
该发明旨在解决现有技术中的上述问题,提供一个在不更换功能模块的情况下,可对运动特性互不相同的外部存储器履行同样功能的缓冲控制器和存储控制器。
该发明的还旨在通过增加外部存储器的数据总线宽度以及增加硬盘的方式,增加整体带宽,以确保功能模块运动的稳定性。
为达到上述目的,根据该发明研制成的数字电视的存储器控制装置由如下结构组成:即,负责更改格式,并存取输入和输出图像的任意位置的功能模块;接收功能模块需要处理的数据和图像位置信息,将其转换成外部存储器的位置信息,并以此保存数据的存储控制器;具有功能模块和存储控制器的界面作用,并通过外部存储器方式以及根据从存储控制器中接收的控制信号的数据排列方式,组成数据排列方式的缓冲控制器;起到外部存储器和缓冲控制器的界面作用,并根据外部存储器的方式更换的图像数据位置信息,在存储器中生成数据位置信息的存储器地址发生器;根据在存储器地址发生器中生成的数据位置信息,生成可控制数据排列方式信号的缓冲控制信号发生器。
外部存储器应是SDR SDRAM和DDR DDRAM。
存储控制器在向缓冲控制器传送的数据中结合屏蔽信号,并对数据进行重新排列。
此外,缓冲控制器在成功能模块输入的64位数据中结合屏蔽信号,形成上位64位和下位64位相结合的128位数据。
根据该发明研制成的数字电视的存储器控制装置还由如下结构组成:即,
具有功能模块和存储控制器的界面作用,并通过外部存储器方式以及根据从存储控制器中接收的控制信号的数据排列方式,组成数据排列方式的缓冲控制器;起到外部存储器和缓冲控制器的界面作用,并根据外部存储器的方式更换的图像数据位置信息,在存储器中生成数据位置信息的存储器地址发生器;根据在存储器地址发生器中生成的数据位置信息,生成可控制数据排列方式信号的缓冲控制信号发生器。
根据该发明的上述结构特点,在使用运动特性完全不同的外部存储器时,无需更换功能模块,也能调整存储控制器的结构和运动方式,并可有效维持功能模块的正常。为符合外部存储器的运动特性,规定与功能模块界面化的缓冲控制器和与外部存储器界面化的存储控制器之间的协议信号,并根据存储器的运动特性予以调整。
如上所述,根据该发明研制成的数字电视的存储器控制装置及其方法具有如下几个功效:即,
其一、该发明通过缓冲控制器和存储控制器,在无需更换功能模块的条件下,对运动特性互不相同的外部存储器履行同样的功能。
其二、通过增加外部存储器的数据总线宽度的方式,在无需增加硬盘的条件下,获取整体带宽增加的效果,以确保功能模块运动的稳定性。
其三、如果外部存储器使用SDR或DDR SDRAM,并在它们的存储器接入方式各不相同时,也可在无需更换功能模块的情况下,使用缓冲和存储器。
通过上述说明内容,只要是相关工作人员,均可在不脱离该发明的技术思想范围内进行多种变形和改装。
因此,该发明的技术范围并不局限于上述几个特定实例,而是取决于该发明的专利申请范围。
附图说明
图1a、b、c、d是现有技术中的SDR和DDR被制成界面的硬盘实例图;
图2a、b是图1a和图1c的硬盘概略内部结构图;
图3(a)(b)(c)是根据该发明研制成的DDR、SDRAM的运动特性示意图;
图4a、b、c是对该发明中的存储器SDR和DDR、SDRAM的数据接入特性示意图;
图5(a)(b)(c)(d)(e)(f)是根据该发明中的双数和单数列地址与接入网络用语个数之间的关系生成的屏蔽信号示意图;,
图6是该发明中的缓冲控制器运动方式示意图;
图7是根据该发明研制成的数字电视存储器控制装置结构图。
具体实施方式
参照图片详细说明根据该发明研发出的数字电视的存储器控制装置及其方法实例的其它目的、特点及其效果,将对该发明有个进一步明了的认识。
图7是根据该发明研制成的数字电视存储器控制装置结构图。
如图7所示,根据该发明研制成的数字电视的存储器控制装置由如下结构组成:即,负责更改格式,并存取输入和输出图像的任意位置的功能模块;接收功能模块需要处理的数据和图像位置信息,将其转换成外部存储器的位置信息,并以此保存数据的存储控制器;具有功能模块和存储控制器的界面作用,并通过外部存储器方式以及根据从存储控制器中接收的控制信号的数据排列方式,组成数据排列方式的缓冲控制器;起到外部存储器和缓冲控制器的界面作用,并根据外部存储器的方式更换的图像数据位置信息,在存储器中生成数据位置信息的存储器地址发生器;根据在存储器地址发生器中生成的数据位置信息,生成可控制数据排列方式信号的缓冲控制信号发生器。
通常而言,外部存储器应是SDR SDRAM和DDR DDRAM。
如果缓冲控制器和存储控制器分别与SDR SDRAM和DDR SDRAM的运动特性相互对应,在无需更换功能模块的情况下,功能模块也能正常运动,并能提高整体带宽的性能。
如图4(c)所示,SDRAM的一个存储库可容纳256个专栏,每个专栏可保存8个字节。即,一个专栏的保存容量可达64位,将64位划分为一个单位的网络用语,用于功能模块中接入外部存储器的最小数据单位。此外,功能模块接收包含使用数据的图像位置信息,并在存储控制器中做出判断,生成相应的SDRAM专栏地址,以接入所需数据。
为了最大限度地减少功能模块接入SDRAM时的脉冲数损失,将DRAM的特性变数——脉冲长度设定为8,在将一个列地址保存到存储器时,脉冲长度是可连续获得设定为脉冲长度个数的数据的单位。如图3所示,在将脉冲长度设定为8时,不同于图3(a),从DDR SDRAM的特性考虑,像图3(b)那样,就列地址7,以循环方式接入相关列地址0的数据,而不是接入相应于列地址8的数据。
为获得所需的列地址7和8的数据,应使用屏蔽信号,同时还会丢失未曾预料的脉冲数。
根据上述DDR特性和功能模块的SDRAM接入比率,进行综合性的判断,并将脉冲长度设定为8,如图3(c)所示,将列地址增加为双数单位。
如图4a所示,在接入SDR SDRAM时,可以一个单位增加SDRAM的专栏地址,如图4b所示,在接入DDR SDRAM时,可以双数单位增加SDRAM的专栏地址。
根据以双数单位增加列地址的特点,在功能模块接入单数位置的数据时,可将相应的双数位置发送给存储控制器,接收有关双数位置的数据,并需要在功能模块中使用额外的屏蔽信号。此外,功能模块的SDRAM接入数据单位通常为32个网络用语,而且低于32个网络用语也可。
为解决上述问题,使功能模块接入双数位置,避免因接入的数据位置为双数或单数而引发不必要的问题,并直接接入双数列地址。在欲接入单数位置时,应使用双数列地址,但需要在存储控制器中重新排列数据,以使功能模块接入重新排列的数据。
如上所述,如果将列地址增加为双数单位的情况和接入网络用语个数为31个或低于31个的情况相结合,就会出现图5中的现象。
图5(a)是32个网络用语和以双数开始的列地址相对应的情况,而图5(b)是32个网络用语和以单数开始的列地址相对应的情况。在此,列地址0和33已被其它数据所占,所以应在32个网络用语的前后分别予以屏蔽,然后方能接入数据。
如图5(c)所示,接入的网络用语个数为单数,并与以双数开始的列地址相对应。在此,列地址31已被其它数据所占,所以应在31个网络用语后加入屏蔽。如图5(d)所示,接入的网络用语个数为单数,并与以单数开始的列地址相对应。在此,列地址0已被其它数据所占,所以应在31个网络用语前加入屏蔽,然后才能接入数据。
如图5(e)所示,接入的网络用语个数为双数,并与以双数开始的列地址相对应,由于已被其它数据所占的位置与要使用的列地址无关,所以可直接接入30个网络用语。如图5(f)所示,接入的网络用语个数为双数,并与以单数开始的列地址相对应,由于列地址0和31已被其它数据所占,所以应在30个网络用语前加入屏蔽,然后才能接入数据。
通过上述方式,缓冲控制器应排列从功能模块中输入的数据,并发送给存储控制器,而存储控制器应在SDRAM中向缓冲控制器发送数据,并同时发送屏蔽信号,那么缓冲控制器将重新排列数据,并将重新排列的数据发送给功能模块,所以功能模块可在不受外部存储器特性影响的情况下,完成对SDRAM的读写功能。
图6是该发明中的缓冲控制器运动方式示意图。
如图6所示,在功能模块需要使用数据时,缓冲控制器先将从功能模块中接收的64位数据,重新排列成由上位64位和下位64位组成的128位数据,并发送实际使用的接入网络用语个数和欲接入的图像位置信息,存储控制器对上述两个信号进行综合判断,并在有必要重新排列用于DDR SDRAM的接入数据时,向缓冲控制器发送屏蔽信号,那么缓冲控制器将对缓冲内部的数据进行排列,并重新发送给存储控制器。
此外,在功能模块需要读取数据时,存储控制器对从功能模块中接收的实际读取接入数据的网络用语个数和图像位置信息进行综合判断,并将从DDR SDRAM中读取的数据,以排序形式向缓冲控制器发送屏蔽信号,那么缓冲控制器根据这一信号,将128位的数据分解成上位64位和下位64位的数据,对数据进行重新排列,并将重新排列的数据发送给功能模块。
Claims (4)
1、数字电视的存储器控制装置,包括:
负责更改格式,并存取输入和输出图像的任意位置的功能模块;接收功能模块需要处理的数据和图像位置信息,将其转换成外部存储器的位置信息,并以此保存数据的存储控制器;具有功能模块和存储控制器的界面作用,并通过外部存储器方式以及根据从存储控制器中接收的控制信号的数据排列方式,组成数据排列方式的缓冲控制器;起到外部存储器和缓冲控制器的界面作用,并根据外部存储器的方式更换的图像数据位置信息,在存储器中生成数据位置信息的存储器地址发生器;根据在存储器地址发生器中生成的数据位置信息,生成可控制数据排列方式信号的缓冲控制信号发生器。
2、如权利要求1所述的数字电视的存储器控制装置,其特征在于,外部存储器应是SDR SDRAM和DDR DDRAM。
3、如权利要求1所述的数字电视的存储器控制装置,其特征在于,存储控制器应在向缓冲控制器传送的数据中结合屏蔽信号,并对数据进行重新排列。
4、如权利要求1所述的数字电视的存储器控制装置,其特征在于,缓冲控制器应在成功能模块输入的64位数据中结合屏蔽信号,以形成上位64位和下位64位相结合的128位数据。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 200410052883 CN1722811A (zh) | 2004-07-15 | 2004-07-15 | 数字电视的存储器控制装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN 200410052883 CN1722811A (zh) | 2004-07-15 | 2004-07-15 | 数字电视的存储器控制装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN1722811A true CN1722811A (zh) | 2006-01-18 |
Family
ID=35912721
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN 200410052883 Pending CN1722811A (zh) | 2004-07-15 | 2004-07-15 | 数字电视的存储器控制装置 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN1722811A (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100596181C (zh) * | 2006-11-08 | 2010-03-24 | 佳能株式会社 | 再现设备和数据传送系统 |
CN102903332A (zh) * | 2012-10-23 | 2013-01-30 | 西安诺瓦电子科技有限公司 | 一种led显示屏的异步控制方法和异步控制卡 |
-
2004
- 2004-07-15 CN CN 200410052883 patent/CN1722811A/zh active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100596181C (zh) * | 2006-11-08 | 2010-03-24 | 佳能株式会社 | 再现设备和数据传送系统 |
CN102903332A (zh) * | 2012-10-23 | 2013-01-30 | 西安诺瓦电子科技有限公司 | 一种led显示屏的异步控制方法和异步控制卡 |
CN102903332B (zh) * | 2012-10-23 | 2015-10-14 | 西安诺瓦电子科技有限公司 | 一种led显示屏的异步控制方法和异步控制卡 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5351145B2 (ja) | メモリ制御装置、メモリシステム、半導体集積回路およびメモリ制御方法 | |
CN103236270B (zh) | 闪存设备和方法 | |
CN1280734C (zh) | 用于分段存取控制的控制装置和方法和具有该控制装置的视频存储器装置 | |
US8587598B2 (en) | Memory address mapping method for controlling storage of images in memory device and memory address mapping circuit thereof | |
CN1656463A (zh) | 脉冲串长度比预取长度短的存储器系统 | |
WO2012019475A1 (zh) | 一种rldramsio访问控制方法和装置 | |
JP2006520551A (ja) | メモリワードアレイ構成およびメモリアクセス予測結合 | |
CN1652098A (zh) | 总线装置及其方法 | |
CN101031052A (zh) | 图像在存储器中的地址映射方法 | |
KR102623702B1 (ko) | 메모리 버퍼를 포함하는 메모리 시스템 | |
CN101043595A (zh) | 储存与存取影像的相关方法以及储存n位数据的方法 | |
CN1828765A (zh) | 存储器模块的缓冲器组件、存储器模块和存储器系统 | |
US7958321B2 (en) | Apparatus and method for reducing memory access conflict | |
JP6159478B2 (ja) | データ書き込み方法及びメモリシステム | |
US6647439B1 (en) | Arrangement with a plurality of processors sharing a collective memory | |
JP6131357B1 (ja) | 半導体記憶装置とそのアドレス制御方法 | |
EP1313019A1 (en) | Arbitration apparatus | |
US20120198145A1 (en) | Memory access apparatus and display using the same | |
CN100444636C (zh) | 提高视频解码器中sdram总线效率的方法 | |
US20080044107A1 (en) | Storage device for storing image data and method of storing image data | |
JP5721970B2 (ja) | リアルタイムストリーミングを行う装置及びバス制御方法 | |
CN1722811A (zh) | 数字电视的存储器控制装置 | |
CN1908983A (zh) | 访问多区存储器中的多维数据块的方法、装置及系统 | |
CN1287314A (zh) | 带有具用于一个共用存储器的接口的多个处理器的装置 | |
CN1285077C (zh) | 用于顺序脉冲串方式的同步动态随机存取存储器结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |