CN1711530A - 处理并行数据的装置及包括这种装置的照相机系统 - Google Patents

Abstract

本发明涉及一种用于并行数据处理的装置，即DSP。根据本发明的所述装置包括一个处理器矩阵(100)，其中处理器(103)按行(101)和列(102)布置。此外，所述装置(100)包括第一和第二外部数据端口(107、108)。所述行(101)被按一种逐阶方式布置，并且所述列(102)被按一种逐阶方式布置。处理器(103)具有依靠第一大体上直的接线与第一外部数据端口(107)中的一个相连接的第一处理器数据端口(104)。处理器(103)另外具有依靠大体上直的第二接线(110)与第二外部数据端口(108)中的一个相连接的第二处理器数据端口(105)。第一接线(107)和第二接线(108)被定向为彼此基本上垂直。与传统的DSP相关联的一个问题是DSP中的连到处理器和从处理器中连出的接线占用了较大数量的硅面积。通过按一种逐阶方式布置根据本发明的DSP的行和列，所述接线可以大体上是直的，由此使得它们的长度最短，并由此使得所占用的表面积最小。

Description

处理并行数据的装置及包括这种装置的照相机系统

技术领域

本发明涉及一种用于处理并行数据的装置。

本发明也涉及一种包括这种用于处理并行数据的装置的照相机系统。

背景技术

处理并行数据的装置通常是已知的。通常已知的是将这些装置设置为集成电路。它们被认为是数字信号处理器(DSP)。DSP的一个应用领域是处理和操作依靠固态图像传感器得到的图像数据。

在这样的应用中，DSP被包括在照相机系统中，该照相机系统包括用于将光图像投到将光图像转换成模拟电信号的固态图像传感器上的光学系统、一个用于将模拟电信号转换成数字形式的图像数据的转换器和用于进一步处理其中的数据的所述DSP，例如，对依靠例如监视器上的这些数据产生的图像的质量改进。例如质量改进可以包括抑制诸如固定图案噪声的噪声、增强对比度或过度曝光补偿。

例如，如上所述的照相机系统应用在CCTV(闭路电视)系统、网络摄像机、移动电话、电视会议系统和DSC(数码相机)中，但是也用在专业的记录系统中，象例如用在电视摄影棚中。

上面解释的固态图像传感器初级包括一个由感光元件的行(图像线)和列构成的传感器矩阵。在这样的结构中，入射光图像被分成图像元素或像素。所述感光元件将光图像一个像素接一个像素地转换成电信号(像素信号)。像素信号的总和因此含有整个光图像的信息。为了进一步处理，将像素信号转换成数字数据。数据的总和因此含有整个光图像的信息，但是现在以数字的形式表现。

通常是利用电荷耦合装置(CCD)IC技术或互补金属氧化物半导体(CMOS)IC技术来制造固态图像传感器。在两种情况下都由电荷包形成像素信号。为了感测颜色信息，例如按交替模式给传感器矩阵中的各个感光元件提供红、绿和蓝滤色镜。使用滤色镜的结果为，每个感光元件仅对一种颜色敏感。除了上述应用之外，DSP可用于这样的情况，即用于基于由相邻的感光元件产生的数据借助内插法为缺少的颜色来计算颜色值。

在通常的读取方式中，来自于感光元件的像素信号在传感器矩阵中被一行接一行(或一图像线接一图像线)地转换成数据。习惯上是在进一步处理之前立刻将该数据存储在一个线存储器中。这种线存储器或数据缓冲器具有用于存储来自于至少一个图像线的空间。

在将图像数据转换成一种适合于显示的格式之前，通常有必要对图像数据进行处理，例如通过合并来自于不同像素的颜色信息来进行处理。在为此目的所需的装置中，使用每个像素的与此相关联的数据，也使用传感器矩阵中的周围像素的数据。然后对来自于总是不同的像素的数据执行相同的处理。因此很明显：对于不同的像素并行地执行这些相同的处理，并且依靠一个用于处理并行数据的装置，例如一个DSP来执行这些相同的处理。通常认识到的优点为：DSP对于处理相同数量的数据所需的时间较少，并且消耗的电能比其它数据处理器少。

DSP包括多个处理器和一个存储器或数据缓冲器，该存储器或数据缓冲器用于临时存储仍然要被处理的数据或临时存储已经被处理的数据或者同时用于这两种应用。DSP的处理器和数据缓冲器具有用于输入和输出数据的数据端口。

DSP设计中的一个值得考虑的问题是相对于彼此和相对于集成电路中的数据缓冲器定位处理器。该相互定位对于不同处理器的数据端口之间的接线和处理器的数据端口与数据缓冲器的数据端口之间的接线的路由有重大影响。数据处理中的并行性要求很多接线。因此，这些接线很大程度上决定了硅上的集成电路所需的表面积。

发明内容

本发明的一个目的是提供一种用于并行数据处理的装置，对处理器按照得到最小的表面积的方式相对于彼此和相对于数据缓冲器进行定位。

所述目的是通过一个如在开头段落中描述的、其特征如在权利要求1中所定义的并行数据处理装置来实现。

一条大体上直的接线应理解为其意思是接线是直的并且可以有很小的弯折或弯曲的连接。

处理器矩阵中的对行和列的逐阶相互排列意味着每个处理器行或列在各个行或列的方向上相对于各个前一行或前一列偏移。然后在相同的方向上偏移每个行或列。

通过以这样的方式布置处理器，可以在第一处理器数据端口中的每个端口与相应的第一另外的数据端口之间和在第二处理器数据端口中的每个端口与相应的第二另外的数据端口之间建立大体上直的接线。一条大体上直的接线是最短的可能接线并且占据最小表面积。这实现了对所需的表面积的很大程度上的节省。

根据本发明的装置的另一个优点是除了大体上直的接线之外的接线被尽可能地放置为靠在一起，因此实现了对所需的表面的进一步节省。

代替选择一个具有较小表面积的集成电路，也可以选择增加装置的功能，例如，通过较大的各个处理器的更多功能来增加功能。这提供了在相同的表面积上实施更先进的图像处理算法的可能性。

所述装置也将自身引向在印刷电路板PCB上的应用，其中处理器被安装为PCB上的单独集成电路并且由PCB上的金属迹线形成接线。

国际专利申请IB02/01559描述了一个用于并行处理数据的装置和一个包括这样的一个装置的相机系统。所述相机系统包括一个传感器矩阵、一个数据转换器和一个用于并行处理数据的装置，即一个DSP。此DSP包括一个按行和列布置的处理器矩阵和一系列位于处理器矩阵之外的第一外部数据端口。将矩阵的行按逐阶方式相对于彼此布置。另外，矩阵中的处理器具有第一处理器数据端口，所述第一处理器数据端口依靠第一至少大体上直的接线与第一外部数据端口中的一个相连接。此DSP的缺点是所述矩阵的列没有按逐阶的方式相对于彼此布置。结果为，不会有这样的情况：第二处理器数据端口呈现在矩阵中的处理器上，并且第二外部数据端口依靠第二至少大体上直的接线使其互连，所述第二接线被定向为至少大体上垂直于第一接线。

根据本发明的装置的一个实施例的特征在于：所述装置包括用于数据存储的第一数据缓冲器，所述数据缓冲器具有第一缓冲器数据端口，所述第一缓冲器数据端口的至少一个依靠一个至少大体上直的第三接线与第一外部数据端口中的一个相连接，所述第三接线是第一接线的延长。本实施例的一个优点是也通过使得处理器的第一外部数据端口与第一数据缓冲器的第一缓冲器数据端口之间的接线大体上是直的，实现了对于所需的表面积的进一步节省。

根据本发明的装置的又一个实施例的特征在于：第一数据缓冲器被分成两个物理上分离的部分，其第一部分位于处理器矩阵中的第一处理器行的附近，并且其第二部分位于处理器矩阵中的最末处理器行的附近。本实施例的一个优点为：获得了对接线所需的表面积的进一步最小化。

根据本发明的装置的再一个实施例的特征在于：所述装置包括用于数据存储的第二数据缓冲器，其具有两个缓冲器数据端口，所述缓冲器数据端口中的至少一个依靠第四至少大体上直的接线与第二外部数据端口中的一个相连接，所述第四接线是第二接线的延长。本实施例的一个优点是也通过使得处理器的第二外部数据端口与第二数据缓冲器的第二缓冲器数据端口之间的接线大体上是直的，实现了对于所需的表面积的进一步节省。

根据本发明的装置的另一个实施例的特征在于：第二数据缓冲器被分成两个物理上分离的部分，其第一部分位于处理器矩阵中的第一处理器列的附近，并且其第二部分位于处理器矩阵中的最末处理器列的附近。本实施例的一个优点为：获得了对接线所需的表面积的进一步最小化。

根据本发明的装置的另一个实施例的特征在于：处理器具有第一初级处理器数据端口和第一次级处理器数据端口，第一初级处理器数据端口由第一处理器数据端口形成并且至少一个处理器的第一初级处理器数据端口通过第一接线与另一个处理器的第一次级处理器数据端口相连接。本实施例的一个优点是：当通过所述次级处理器数据端口给至少一个处理器提供如提供给另一个处理器的相同数据时，将多个处理器数据端口彼此连接起来和将多个处理器数据端口与第一外部数据端口中的至少一个连接起来仅需要一条通过初级处理器数据端口的接线。

根据本发明的装置的另一个实施例的特征在于：处理器具有第二次级处理器数据端口，所述初级处理器数据端口被连接起来用于接收和处理来自于数据元序列的一个数据元，所述数据元序列来自于第一外部数据端口中的一个，所述初级处理器数据端口与处理数据元序列中的所述数据元的前一单元的处理器的第二次级处理器数据端口相连接，并且也与处理数据元序列中的所述数据元的后一单元的处理器的第一次级处理器数据端口相连接。本实施例非常适合于处理来自于一个图像线的数据，其中一个处理器除了需要通过第一初级处理器数据端口进入的一个像素的数据之外，还需要图像线中的相邻像素的数据，所述相邻像素的数据是分别通过第一和第二次级处理器数据端口进入的。为此目的使用同一条接线来将数据提供给一个处理器的第一初级处理器数据端口和提供给分别位于两个其它处理器上的第一和第二次级处理器数据端口。按此方式共用接线的一个优点是得到了对接线所需的表面积的进一步最小化。

根据本发明的装置的另一个实施例的特征在于：处理器具有第二初级处理器数据端口和第三次级处理器数据端口，第二初级处理器数据端口由第二处理器数据端口形成，并且至少一个处理器的第二初级处理器数据端口也通过第二接线与另一个处理器的第三次级处理器数据端口相连接。本实施例的一个优点也是：能将数据一列接一列地提供给处理器，或从处理器读取数据，一条接线由多个处理器数据端口共用，因此使得所需的接线的数量最少。这实现了对所需的空间的进一步节省。

根据本发明的一个相机系统包括一个由用于将入射的电磁辐射转换成像素信号的行和列构成的传感器矩阵、用于将像素信号转换成数据的装置和一个根据本发明的并行数据处理的装置。

根据本发明的相机系统的一个优点是：作为相对较小的用于制造用于并行数据t图像处理的装置所需的表面积的结果，能将整个相机系统制造为单个集成电路。然而在一个集成电路中它可以包括用于处理已记录的图像数据或改进图像数据质量的强大功能。这使得例如实现实时视频和实施先进的计算机版算法成为可能。这种功能能够据此低成本地实现。因此这样就制造了针对消费市场的、可能具有例如视频会议功能或自给的场景解释的产品。

在根据本发明的相机系统的一个实施例中，传感器矩阵包括一个滤色镜阵列，其中每个处理器被布置为用于处理来自于传感器矩阵的多个列的数据，所述数据包含滤色镜矩阵的不同颜色的颜色信息。传感器矩阵的每个感光元件包括一个针对例如红色、绿色或蓝色中的一种的滤色镜。结果，每个感光元件变得对所述颜色中的一种敏感。每个处理器被设置为用于处理来自传感器矩阵的各个列的数据，所述数据包含包括了红色、绿色和蓝色的组的不同颜色的颜色信息。这样的一个优点是所述颜色信息被感测到，而不是每个像素单独感测所有的三个颜色分量红色、绿色或蓝色。所述并行数据处理装置计算每个像素所缺少的颜色信息。

附图说明

现在将参照实施例的例子和附图来进一步描述本发明，其中：

图1以示图的方式示出了根据本发明的一个装置的多个处理器矩阵的一个实施例；

图2以示图的方式示出了根据本发明的一个装置的多个处理器矩阵的又一个实施例；

图3以示图的方式示出了根据本发明的一个装置的多个处理器矩阵的再一个实施例；

图4以示图的方式示出了根据本发明的该装置的一个实施例中的缓冲器的定位；

图5以示图的方式示出了根据本发明的装置又一个实施例中的缓冲器的定位；

图6以示图的方式示出了根据本发明的一个照相机系统的一个实施例；

图7以示图的方式示出了一个用于在根据本发明的一个照相机系统的一个实施例中使用的颜色薄膜矩阵。

在这些图中，相同的元件部分由相同的附图标记来表示。

具体实施方式

图1给出了根据本发明的一个用于并行数据处理的装置即DSP的处理器矩阵100的一个实施例的示意图。在处理器矩阵100中，处理器103按行101和列102布置。行101相互按一种逐阶的方式布置。这意味着每个行101在相同的方向上偏移，优选为相对于前一行101移动相同的距离。列102也相互按一种逐阶的方式布置。每个列102因此在相同的方向上偏移并且相对于前一列102移动相同的距离。处理器103具有第一处理器数据端口104和第二处理器数据端口105。另外，在由矩形106表示的外围中设置有第一外部数据端口107和第二外部数据端108。外部数据端口定位在处理器矩阵100之外。外部数据端口是用于导电连接的接线点或端子，通过它们处理器与或者形成了DSP的一部分或者位于DSP之外的其它电子部件相连接。处理器103的第一处理器数据端口104依靠一条直的接线109与第一外部数据端口107相连接。第二处理器数据端口105依靠第二条直的接线110与第二外部数据端口相连接。然后将第二接线110定位为横切第一接线109。有可能使第一接线109和第二接线110是直的，原因为处理器103是在行方向和在列方向上按错列的方式逐阶布置的。

在不同的层完成集成电路设计。一个可能的细分法包括功能层和布局层。在功能层，一个集成电路的各个部分被细分成位于其中的功能块，在所示的DSP的情况下，是多个处理器103和它们的相互关系。那么在布局层，对在库单元中处理过的各种功能块进行定位，并将它们通过接线相互连接起来。

如在图1中所示的第一接线109和第二接线110的一个接线包括至少一个大体上为矩形的导电材料条，该条是以IC技术中惯用的一种方式在制造集成电路的过程中加载上去的，并且该条提供了对集成电路的至少两个部分的导电的相互连接。一个数据端口，如在图1中示出的第一处理器数据端口104、第二处理器数据端口105、第一外部数据端口107和第二外部数据端口108，处于这样一个位置，在该位置集成电路的一部分，例如，一个处理器103与一条接线导电地接触。

一条接线也被理解为如上所述的以IC技术中惯用的方式相互导电连接的多条接线的组合。在图1中示出的实施例中，多条接线趋用于并行数据传输，所述数据包括多个位，因此如此示出的每条接线包括如上所述的多条相邻的条，这些条的每一条分别与相同的数据端口导电地接触。在功能层相同的多个集成电路在布局层可能显示出相互之间有很大的不同，因为库单元被定位的相对于彼此基本上不同。这导致以一种基本上不同的方式来形成接线。

在布局层进行设计的一个问题是多个处理器103之间的相互定位。该相互定位过程对第一或第二处理器数据端口104、105分别和各个第一或第二外部数据端口107和108之间的接线的路径有很大的影响。此问题更有可能发生，因为通常仅有的可能为多条接线(的多个部分)相互形成45或90度角或形成与45或90度成倍数的角。数据处理过程中的并行性的结果为，需要有很多的接线。因此它们很大程度上决定了集成电路在硅上需要具有的表面积。

根据本发明，对多个处理器103以一种促成最小表面积的方式相对于它们彼此进行定位。图1中所示的直的第一和第二接线109、110是各个第一和第二处理器数据端口104、105分别和各个第一和第二外部数据端口107、108之间的最短的可能接线。最短的可能接线也是占据最小的表面积的接线。因此这样节省了表面积。再一个优点为：第一和第二接线109、110不仅被定位为基本上是直的，并且被定位为相互之间尽可能地靠近，从而实现了另外要求的对所需的表面积的节省。

代替选择一个具有较小的表面积的集成电路，也可以选择为通过增加各个处理器103的功能来在相同的硅表面积上提供更多的功能。这提供了在相同的表面积上实现更先进的图像处理算法的潜能。

很明显：上面定义的原理不仅导致其自身被应用于集成电路，并且其也导致其自身被应用于印刷电路板(PCB)，其中多个处理器被定位作为PCB上的各个集成电路，并且通过PCB上的导电轨道分别形成各个第一或第二接线109、110。

图2给出了根据本发明的一个并行数据处理装置，即DSP的处理器矩阵200的又一个实施例的概略显示。在处理器矩阵200中，多个处理器203被按行201和列202布置。以一种逐阶方式相互布置各行201。这意味着每行201朝向相同的方向偏移，并且优选地相对于前一行201偏移相同的距离。也以一种逐阶方式相互布置列202。因此每列202朝向相同的方向偏移，并且优选地相对于前一列202偏移相同的距离。处理器203具有第一初级处理器数据端口204、第一次级处理器数据端口205、第二次级处理器数据端口206和第二处理器数据端口207。此外，由矩形208表示的外围具有第一外部数据端口209和第二外部数据端口210。所述外部数据端口被定位于处理器矩阵200之外。所述外部数据端口是用于导电接线的接线点或端子，通过该导电接线多个处理器203与或者形成DSP的一部分或位于DSP之外的其它电子部件相连接。

第一初级处理器204依靠第一至少大体上直的接线211与第二处理器203的第一次级处理器数据端口205和第三数据处理器203的第二次级数据端口206连接起来。同时，第一初级处理器数据端口204通过同一第一接线211与第一外部数据端口209中的一个相连接。第二初级处理器数据端口207依靠第二至少大体上直的接线212连接至第二外部数据端口210。然后，将第二接线212定位为横切第一接线211。对于第一接线211和第二接线212有可能被设计成直的，因为处理器203在行方向和列方向上都是接错列方式布置的。

本实施例的一个优点为：当将相同的数据送到第一处理器数据端口204和分别在两个其它处理器203上的第一或第二次级数据端口205、206时，仅需要一个第一接线就能使这成为可能。

当处理来自于一条图像线的数据时，对于一个处理器203来说，除了处理通过第一初级处理器数据端口204进入的一个像素数据之外，还经常有必要处理来自于另一个像素的数据。然后以前的数据通过第一次级处理器数据端口205或第二次级处理器数据端口206进来。在图2中示出的实施例非常适合于此目的，因为在处理器矩阵200中定位处理器203的结果为接线211可以是直的。

在图2中示出的实施例卓越地适用于处理包括了数据元序列的数据。处理器203然后处理来自于通过第一外部数据端口209提供的数据元序列的一个数据元。然后，第一初级处理器数据端口204例如从第一外部数据端口209接收一个数据元N。同一处理器203也在第一次级处理器数据端口205上接收该序列中先前出现的数据元例如N-1，并且在第二次级处理器数据端口206上接收在序列中随后出现的数据元，例如N+1。

图3给出了根据本发明的一个并行数据处理装置，即DSP的处理器矩阵300的再一个实施例的概略显示。在处理器矩阵300中，多个处理器303被按行301和列302布置。以一种逐阶方式相互布置各行301和各列302。处理器303具有第一初级处理器数据端口304、第一次级处理器数据端口305、第二次级处理器数据端口306和第二初级处理器数据端口307、第三次级处理器数据端口308和第四次级处理器数据端口309。此外，由矩形310表示的外围具有第一外部数据端口311和第二外部数据端口312。所述外部数据端口311、312被定位于处理器矩阵300之外。外部数据端口是用于导电接线的接线点或端子，通过该导电接线多个处理器303与或者形成DSP的一部分或位于DSP之外的其它电子部件相连接。

第一初级处理器数据端口304依靠第一至少大体上直的接线313与第二处理器303的第一次级处理器数据端口305和第三处理器的第二次级处理器数据端口306连接起来。第一初级处理器数据端口304也依靠同一第一接线313与第一外部数据端口311中的一个相连接。第二初级处理器数据端口307依靠第二至少大体上直的接线314与另一个处理器303的第三次级处理器数据端口308和再另一个处理器的第四次级处理器数据端口309相连接。在此同时，第二初级处理器数据端口307依靠同一第二接线314与第二外部数据端口311中的一个相连接。

本实施例的一个优点为：例如其适用于处理来自于多个图像线的数据。那么通过第一外部数据端口311和第一接线313将来自于第一图像线的数据加到处理器矩阵300中的处理器303上。通过第二外部数据端口312和第二接线314将来自于第二图像线的数据加到处理器303上。属于来自于两个图像线的第N个图像元的信息被一个处理器303分别在第一和第二初级处理器数据端口304、307上接收。来自于两个图像线的单元(N-1)的信息被所述处理器303分别在第一和第三次级处理器数据端口305、308上接收。来自于两个图像线的单元(N+1)的信息被所述处理器303分别在第二和第四次级处理器数据端口306、309上接收。由于第一和第二接线313和314能将相同的数据提供给各个处理器，所以所需的接线的数目是有限的。由于第一和第二接线313和314被布置为大体上是直的，所以能节省表面积。

图4是在根据本发明的所述装置的一个实施例中的对缓冲器进行定位的一个概略表示。示出的处理器矩阵400可以是处理器矩阵100、200或300中的一个。没有显示各个处理器。沿着处理器矩阵400的外围，显示了第一外部数据端口402和第二外部数据端口403，所述外围由矩形401示出。然后将第一外部数据端口402定位在处理器矩阵400中的第一或最末处理器行的附近，并将第二外部数据端口403定位在处理器矩阵400中的第一或最末处理器列的附近。此外，显示了具有第一缓冲器数据端口406的第一数据缓冲器404和具有第二缓冲器数据端口407的第二数据缓冲器405。

第一至少大体上直的接线410将第一外部数据端口402中的一个与处理器矩阵400中的至少一个处理器上的至少一个处理器数据端口连接起来。第二至少大体上直的接线411将第二外部数据端口403中的一个与处理器矩阵400中的至少一个处理器上的至少一个处理器数据端口连接起来。第一接线可以是第一接线109、211或313中的一条。第二接线可以是第二接线110、212或314中的一条。将第二接线411定向为基本上横切第一接线410。第三大体上直的接线408将第一缓冲器数据端口406中的一个与第一外部数据端口402中的一个连接起来。第一接线410是第三接线406的延长。第四大体上直的接线409将两个第二缓冲器数据端口407中的任一个与两个第二外部数据端口403中的任一个连接起来。第二接线411是第四接线409的延长。

经常需要缓冲器来立即存储数据。第三和第四接线408、409大体上是直的，作为各个第一和第二接线410和411的延长，这样的结果为，已经提供了将最少可能的表面积加到了DSP上。

图5示出了在根据本发明的所述装置的又一个实施例中的对缓冲器进行定位的一个概略表示。示出的处理器矩阵500可以是处理器矩阵100、200或300中的一个。没有显示各个处理器。沿着处理器矩阵500的外围，显示了第一外部数据端口506和507和第二外部数据端口508和509，所述外围由矩形501示出。然后将第一外部数据端口506定位在处理器矩阵500中的第一处理器行的附近，并且将第一外部数据端口507定位在处理器矩阵500中的最末处理器行的附近。将第二外部数据端口508定位在处理器矩阵500中的第一处理器列的附近，并且将第二外部数据端口509定位在处理器矩阵500中的最末处理器列的附近。此外，显示了具有第一数据端口510、511的第一数据缓冲器的第一部分502和第二部分503，及具有第二缓冲器数据端口512、513的第二数据缓冲器的第一部分504和第二部分505。

第一至少大体上直的接线516将第一外部数据端口506、507中的一个与处理器矩阵500中的至少一个处理器上的至少一个处理器数据端口连接起来。第二至少大体上直的接线517将两个第二外部数据端口508、509中的一个与处理器矩阵500中的至少一个处理器上的至少一个处理器数据端口连接起来。第一接线可以是第一接线109、211或313中的一条。第二接线可以是第二接线110、212或314中的一条。将第二接线517基本上定向为横切第一接线516。第三大体上直的接线514将第一数据缓冲器的第一部分502上的第一缓冲器数据端口510或第二部分503上的第一缓冲器数据端口511中的一个分别与第一外部数据端口506或507中的一个相连接。第三接线514是第一接线506的延长。第四大体上直的接线515将第二数据缓冲器的第一部分504上的第二缓冲器数据端口512和第二部分505上的第一缓冲器数据端口513中的一个分别与第二外部数据端口508和509中的一个连接起来。第四接线515是第二接线517的延长。

将在图5中示出的第一数据缓冲器分成第一部分502和第二部分503，并且将第二数据缓冲器分成第一部分504和第二部分505的优点在于能将各个第一接线516和第二接线517放置为更加接近，从而实现了对所需的表面积的进一步节省。

图6给出了根据本发明的一个相机系统600的一个实施例的一个示意性表示。相机系统600包括一个传感器矩阵601、用于将像素信号转换成数据的装置即数据转换器602、一个用于处理并行数据的装置即DSP603。DSP603包括一个用于调整来自于各个部分的任务的中心控制器604，并且对于剩下的部分与在图5中示出的DSP相同。整个相机系统600优选地是以CMOS技术实现的，在该CMOS技术中所有的部分是以单个集成电路实现的。在一个可选择的实施例中，各个部分是以至少两个单独的集成电路实现的。这样的一个优点为传感器矩阵601能以CMOS和CCD技术来实现。

由感光元件的行、图像线和列来形成传感器矩阵601。利用这个结构，入射光图像被细分成像素。通过感光元件将入射光图像逐个像素地转换成像素信号。数据转换器602包括至少一个模数转换器(A/D转换器)。建议将来自于一个和同一图像线的像素信号同时转换成数据。这要求有多个A/D转换器，这是真的，但是对于一个单独的A/D转换器的要求是不那么严格的，特别是关于关心转换的速度。箭头605表示由像素信号覆盖的从传感器矩阵601到数据转换器602的路径。

所述数据被从数据转换器602送到DSP603。箭头606示出了由所述数据覆盖的从数据转换器602到DSP603和进而在DSP603中的路径。在示出的实施例中，将所述数据在第一数据缓冲器的第一部分502和第二部分503上分配。一旦在处理器矩阵500中的处理器中所述数据已被处理过，所述数据就被传递到第二数据缓冲器的第一部分504和第二部分505。从此处开始，被处理的数据继续被传送。这由箭头607表示。

图7给出了在根据本发明的一个相机系统600的一个实施例中使用的彩色薄膜矩阵700的概略表示。当将此彩色薄膜矩阵放在传感器矩阵上时，每个感光元件接收一种特定颜色的光，并且因此变得对此特定颜色敏感。示出的图案提供了：来自于传感器矩阵601的每个感光元件变得对红色701、绿色702或蓝色703中的一种敏感。传感器矩阵601中的一行因此包括两种所述颜色的信息。总是一行接一行地读出传感器矩阵601。DSP603每次处理操作处理一种颜色。因此有利的总是处理来自于传感器矩阵601中的两个相邻列的数据。它们总是含有两种不同颜色的信息。如果例如一个VGA图像包括480行，每行640个像素，每行是被一行接一行地处理，那么需要320个处理器。

在相机系统600的一个可选择的实施例中，来自于一行中的相邻像素与一列中的相邻像素的颜色信息用于确定一个内插颜色值。

在讨论的例子中，讨论了一个相机系统的特定实施例。对于本领域普通技术人员来说很明显，在不脱离本发明的范围的情况下，根据本发明的用于并行数据处理的装置能将其自身引向用于很多应用领域。

在这方面，人们可以考虑例如一个用于并行数据处理的装置包括多个相同的处理器，每个处理器在其自身的集成电路中，其中在PCB上处理器按矩阵布置，并且由PCB上的导电布线图案形成接线。

所述用于并行数据处理的装置也将其自身引向其它的并非按一行接一行方式处理图像数据处理的应用。一个类似的装置可以在按相同或基本相同的方式处理数据元序列的其它应用中使用。

另外能从多个处理器矩阵构建一个DSP。这样的优点在于：各个处理矩阵中的处理器同时对相同数据执行不同的处理。每一个放置在不同的处理器矩阵中的、但是是在处理器矩阵中的相应位置的两个处理器，然后在它们的处理器数据端口提供有相同的数据。另一个优点为一个处理器矩阵中的处理器处理的结果可以与来自于另一个处理器矩阵的处理器交换。另一种选择为，有可能在由多个处理器矩阵构建的DSP中相对于彼此镜像处理器矩阵。这有益于执行几个处理。

Claims (13)

1.一种用于并行数据处理的装置，其特征在于所述装置包括至少一个按行和列布置的处理器矩阵，第一附加数据端口位于所述矩阵之外，及第二附加数据端口位于所述矩阵之外，其中：

-按一种逐阶方式相对于彼此布置各个行，

-按一种逐阶方式相对于彼此布置各个列，

-处理器具有依靠第一至少直的接线与第一外部数据端口中的一个相连接的第一处理器数据端口，

-处理器具有依靠第二至少大体上直的接线与第二外部数据端口中的一个相连接的第二处理器数据端口，其中第二至少大体上直的接线被定向为至少大体上垂直于第一至少大体上直的接线。

2.如权利要求1所述的装置，其特征在于所述装置包括用于数据存储的第一数据缓冲器，所述缓冲器具有第一缓冲器数据端口，所述第一缓冲器数据端口的至少一个数据端口依靠一条至少大体上直的第三接线与第一外部数据端口中的一个相连接，所述第三接线是第一接线的延长。

3.如权利要求2所述的装置，其特征在于第一数据缓冲器被分成两个物理上分离的部分，其第一部分位于处理器矩阵中的第一处理器行的附近，并且其第二部分位于处理器矩阵中的最末处理器行的附近。

4.如权利要求1、2或3所述的装置，其特征在于所述装置包括用于数据存储的第二数据缓冲器，其具有第二缓冲器数据端口，所述缓冲器数据端口中的至少一个依靠第四至少大体上直的接线与第二外部数据端口中的一个相连接，所述第四接线是第二接线的延长。

5.如权利要求4所述的装置，其特征在于第二数据缓冲器被分成两个物理上分离的部分，其第一部分位于处理器矩阵中的第一处理器列的附近，并且其第二部分位于处理器矩阵中的最末处理器列的附近。

6.如权利要求1所述的装置，其特征在于处理器具有第一初级处理器数据端口和第一次级处理器数据端口，其中第一初级处理器数据端口由第一处理器数据端口形成并且至少一个处理器的第一初级处理器数据端口通过第一接线与另一个处理器的第一次级处理器数据端口相连接。

7.如权利要求6所述的装置，其特征在于处理器的第一初级处理器数据端口和第一次级处理器数据端口被布置为用于接收来自于第一外部数据端口中的一个的数据。

8.如权利要求7所述的装置，其特征在于处理器被布置为用于处理数据元序列，其中处理器被布置为用于处理来自于所述数据元序列的至少一个数据元。

9.如权利要求8所述的装置，其特征在于处理器具有第二次级处理器数据端口，其中所述初级处理器数据端口被连接起来用于接收要被处理的来自于数据元序列的一个数据元，所述数据元序列来自于第一外部数据端口中的一个，所述初级处理器数据端口与处理数据元序列中的所述数据元的前一单元的处理器的第二次级处理器数据端口相连接，并且也与处理数据元序列中的所述数据元的后一数据元的处理器的第一次级处理器数据端口相连接。

10.如权利要求6、7或8所述的装置，其特征在于处理器具有第二初级处理器数据端口和第三次级处理器数据端口，第二初级处理器数据端口由第二处理器数据端口形成，并且至少一个处理器的第二初级处理器数据端口也通过第二接线与另一个处理器的第三次级处理器数据端口相连接。

11.如权利要求10所述的装置，其特征在于第二初级处理器数据端口和第三次级处理器数据端口被布置为用于接收来自于第二外部数据端口中的一个的数据。

12.一种相机系统，其包括一个由用于将入射的电磁辐射转换成像素信号的行和列构成的传感器矩阵、用于将像素信号转换成数据的装置和包括一个如权利要求1至11中的任一项所述的用于并行数据处理的装置。

13.如权利要求12所述的相机系统，其特征在于所述传感器矩阵包括一个滤色镜矩阵，并且其中处理器被布置为用于处理来自于所述传感器矩阵的多个单元的数据，所述数据包含滤色镜矩阵的各种颜色的颜色信息。

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