CN1707800A - 半导体存储装置及其制造方法以及便携式电子设备 - Google Patents

Abstract

一种半导体存储装置，在半导体衬底上，具有通过栅极绝缘膜形成的单一栅电极以及在栅电极两侧形成的第1、第2存储器功能体。在半导体衬底的栅电极侧表面部形成P型沟道区域，在沟道区域两侧形成N型第1、第2扩散区域。沟道区域由位于第1、第2存储器功能体下的偏移区域和位于栅电极下的栅电极下区域构成。赋予偏移区域P型导电型的杂质浓度有效地稀于赋予栅电极下区域P型导电型的杂质的浓度。因此，可以实现栅电极的薄膜化，提供易于精细化的半导体存储装置。

Description

半导体存储装置及其制造方法以及便携式电子设备

技术领域

本发明涉及半导体存储装置及其制造方法以及便携式电子设备。具体地说，本发明涉及由具有保持电荷或极化的功能的存储器功能体的场效应晶体管构成的半导体存储装置及其制造方法、以及具备该半导体存储装置的便携式电子设备。

背景技术

下面作为现有的非易失性存储器的代表，以闪速存储器为例，予以说明。图32是一种闪速存储器一例的概略断面图(例如参照特开平5-304277号公报)。图32中，901是半导体衬底，902是浮动栅，903是字线，904是源极线，905是位线，906是元件分离区域，907是绝缘膜。

上述闪速存储器，保持作为浮动栅902中电荷量的多少的存储。在将该闪速存储器作为存储单元排列构成的存储单元阵列中，选择特定的字线、位线并施加所定电压，即可进行所要求的存储单元的重写、读出动作。

图33是表示上述闪速存储器的浮动栅902中电荷量变化时的漏极电流(Id)对栅极电压(Vg)特性的模式图。当上述浮动栅902中的负电荷量增加时，阈值增加，Id-Vg曲线大致在Vg增加的方向(图33中的箭头方向)平行移动。

然而，上述现有技术的闪速存储器，在字线(栅电极)和沟道区域之间有浮动栅，为了防止来自浮动栅902的电荷漏泄，难于使隔离浮动栅902与字线903的绝缘膜907的厚度变薄，以及难于使隔离浮动栅902与沟道区域909的栅极绝缘膜(绝缘膜907的浮动栅部分)的厚度变薄。其结果，有效的栅极绝缘膜难于薄膜化，阻碍了闪速存储器的精细化。

发明内容

本发明的课题是提供容易精细化的半导体存储装置。

为了解决上述课题，第1发明的半导体存储装置，其特征在于，具有：

半导体层；

在上述半导体层上形成的栅极绝缘膜；

在上述栅极绝缘膜上形成的单一栅电极；

在上述栅电极两侧形成的、具有保持电荷功能的存储器功能体；

在上述半导体层的上述栅电极侧表面部形成的第1导电型沟道区域；

在上述沟道区域两侧形成的第2导电型扩散区域；

在上述沟道区域和上述存储器功能体的界面附近的上述沟道区域形成的第1导电型第1区域；

在上述沟道区域和上述栅极绝缘膜的界面附近的上述沟道区域形成的第1导电型第2区域，

赋予上述第1区域第1导电型的杂质浓度有效地稀于赋予上述第2区域第1导电型的杂质浓度。

若使用上述构成的半导体存储装置，在上述栅电极的两侧，形成具有保持电荷功能的存储器功能体。该存储器功能体与栅极绝缘膜分离。也就是，上述存储器功能体与栅极绝缘膜独立形成。因此，可使上述栅极绝缘体薄膜化，抑制短沟道效应。所以，能将上述半导体存储装置精细化。

并且，由于在上述栅电极两侧形成存储器功能体，则各存储器功能体可以独立动作，所以2位动作是可能的。

同样，因为一个上述存储器功能体与另一个上述存储器功能体由栅电极分离，则在存储器功能体间重写时的干扰，可以有效地抑制。

此外，由于使赋予上述第1区域第1导电型的杂质的浓度，与赋予第2区域第1导电型的杂质浓度相比，有效变稀薄，则可抑制重写引起的存储窗(memory window)的减少。因此，能够提高读出速度，增加重写的可能次数。

同样，由于使赋予上述第1区域第1导电型的杂质浓度，与赋予第2区域第1导电型的杂质浓度相比，有效变稀薄，则可抑制制造过程的偏差带来的特性偏差，提高成品率。

第2发明的半导体存储，其特征在于，具有：

半导体层；

在上述半导体层上形成的栅极绝缘膜；

在上述栅极绝缘膜上形成的单一栅电极；

在上述栅电极两侧形成的、具有保持电荷功能的存储器功能体，

在上述半导体层的上述栅电极侧表面部形成的第1导电型沟道区域，

在上述沟道区域两侧形成的第2导电型扩散区域，

赋予上述沟道区域第1导电型的杂质浓度，随着从上述沟道区域和上述扩散区域的PN结到接近上述栅极绝缘膜下的区域，有效变浓。

若使用上述构成的半导体存储装置，在上述栅电极的两侧，形成具有保持电荷功能的存储器功能体。该存储器功能体与栅极绝缘膜分离。也就是，上述存储器功能体与栅极绝缘膜独立形成。因此，可使上述栅极绝缘体薄膜化，抑制短沟道效应。所以，能使上述半导体存储装置精细化。

并且，由于在上述栅电极两侧形成存储器功能体，则各存储器功能体可以独立动作，所以2位动作是可能的。

同样，由于一个上述存储器功能体与另一个存储器功能体由栅电极分离，则在存储器功能体间重写时的干扰，可以有效地抑制。

此外，由于使赋予上述沟道区域第1导电型的杂质浓度，随着从沟道区域和扩散区域的PN结到接近栅极绝缘膜下的区域，有效变浓，则可抑制重写引起的存储窗的减少。因此，能够提高读出速度，增加重写的可能次数。

同样，由于使赋予上述沟道区域第1导电型的杂质浓度，随着从沟道区域和扩散区域的PN结到接近栅极绝缘膜下的区域，有效较浓，则可抑制制造过程的偏差带来的特性偏差，提高成品率。

第3发明的半导体存储装置，其特征在于，具有：

半导体层；

在上述半导体层上形成的栅极绝缘膜；

在上述栅极绝缘膜上形成的单一栅电极；

在上述栅电极两侧形成的、具有保持电荷功能的存储器功能体；

在上述半导体层的上述栅电极侧表面部形成的第1导电型沟道区域，

在上述沟道区域两侧形成的第2导电型扩散区域，

当使上述栅电极的电位与上述扩散区域的电位相等时，在上述沟道区域与上述扩散区域的PN结形成的耗尽层和在上述栅电极下形成的耗尽层，在上述沟道区域和上述存储器功能体的界面附近连接。

若使用上述构成的半导体存储装置，在上述栅电极的两侧，形成具有保持电荷功能的存储器功能体。该存储器功能体与栅极绝缘分离。也就是，上述存储器功能体与栅极绝缘膜独立形成。因此，可使上述栅极绝缘体薄膜化，抑制短沟道效应。所以，能使上述半导体存储装置精细化。

并且，由于在上述栅电极两侧形成存储器功能体，则各存储器功能体可以独立动作，所以2位动作是可能的。

同样，由于一个上述存储器功能体与另一个存储器功能体由栅电极分离，则在存储器功能体间重写时的干扰，可以有效地抑制。

此外，当使上述栅电极的电位与扩散区域的电位相等时，由于在沟道区域与扩散区域的PN结形成的耗尽层和在栅电极下形成的耗尽层，在沟道区域和存储器功能体的界面附近连接，则可抑制重写引起的存储窗的减少。因此，能够提高读出速度，增加重写的可能次数。

同样，当使上述栅电极的电位与扩散区域的电位相等时，由于在沟道区域与扩散区域的PN结形成的耗尽层和在栅电极下形成的耗尽层，在沟道区域和存储器功能体的界面附近连接，则可抑制制造过程的偏差带来的特性偏差，提高成品率。

一种实施方式的半导体存储装置，具有在上述第1区域下形成、与上述第1区域连接的第3区域，赋予上述第3区域第1导电型的杂质浓度，与赋予上述第2区域第1导电型的杂质浓度相比，有效变浓。

若使用上述实施方式的半导体存储装置，由于使赋予与上述第1区域下部连接的第3区域第1导电型的杂质浓度，与赋予第2区域第1导电型的杂质浓度相比，有效变浓，则能够提高重写动作时的热载流子发生效率。因此，可以抑制重写动作重复引起的劣化，而且，可以高速进行重写动作。

一种实施方式的半导体存储装置，赋予上述第3区域的深度10nm～80nm部分第1导电型的杂质浓度，与赋予上述第3区域的其他部分第1导电型的杂质浓度相比，有效变浓。

若使用上述实施方式的半导体存储装置，由于使赋予上述第3区域的深度10nm～80nm部分第1导电型的杂质浓度，与赋予第3区域的其他部分第1导电型的杂质浓度相比，有效变浓，则能够使半导体层与存储器功能体界面附近的沟道区域的杂质浓度十分稀薄，而且，可以高效率地将发生的热载流子注入到存储器功能体。因此，因此，能够可靠地抑制重写动作重复引起的劣化，并能可靠地高速进行重写动作。

一种实施方式的半导体存储装置，具有在上述扩散区域下形成、与上述扩散区域连接的第4区域，赋予上述第4区域第1导电型的杂质浓度，与赋予上述第2区域第1导电型的杂质浓度相比，有效变稀薄。

若使用上述实施方式的半导体存储装置，由于使赋予与上述扩散区域下部连接的第4区域第1导电型的杂质浓度，与赋予第2区域第1导电型的杂质浓度相比，有效变稀薄，则能够大幅度减少有关第2导电型扩散区域的结电容，所以能够高速进行读出动作。因此，可以抑制重写动作重复引起的劣化，并能高速进行重写动作。

一种实施方式的半导体存储装置，上述栅极绝缘膜包含具有大于硅氧化膜电导率的电导率的电介质膜。

若使用上述实施方式的半导体存储装置，通过使上述栅极绝缘膜包含具有大于硅氧化膜电导率的电导率的电介质膜，则如物理膜厚仍然较厚那样可使栅极绝缘膜的等效氧化膜厚变薄。也就是，可以不使上述栅极绝缘膜的电特性劣化，能够将作为栅极绝缘膜的有效厚度变薄。

因此，可以仍保持上述栅极绝缘膜的耐压，使栅极绝缘膜的等效氧化膜厚变薄，进一步抑制短沟道效应。其结果，与现有的半导体存储装置比较，可以使容易精细化的本发明的半导体存储装置进一步精细化。

一种实施方式的半导体存储装置，上述电介质膜由铪化合物构成。

若使用上述实施方式的半导体存储装置，由于用铪化合物构成上述电介质膜，则即使半导体装置精细化，也可以维持较高的电导率。因此，即使将上述半导体存储装置精细化，也能够增大读出电流，使读出动作高速化。

并且，由于上述铪化合物的热稳定性较高，与硅加工的亲和性较高，则制造工艺容易。

第4发明的半导体存储装置，其特征在于，具有：

半导体层；

在上述半导体层上形成的单一栅极绝缘膜；

在上述栅极绝缘膜上形成的单一栅电极；

在上述栅电极两侧形成、具有保持电荷功能的存储器功能体；

在上述半导体层的上述栅电极侧表面部形成的第1导电型沟道区域；

在上述沟道区域两侧形成的第2导电型扩散区域，

上述栅极绝缘膜包含第1绝缘膜，以及在上述第1绝缘膜上形成的电导率高于第1绝缘膜电导率的第2绝缘膜。

若使用上述构成的半导体存储装置，在上述栅电极的两侧，形成具有保持电荷功能的存储器功能体。该存储器功能体与栅极绝缘膜分离。也就是，上述存储器功能体与栅极绝缘膜独立形成。因此，可以使上述栅极绝缘体薄膜化，抑制短沟道效应。所以能使上述半导体存储装置精细化。

并且，由于在上述栅电极两侧形成存储器功能体，则各存储器功能体可独立动作，所以2位动作是可能的。

由于一个上述存储器功能体与另一个上述存储器功能体由栅电极分离，则存储器功能体间重写时的干扰，可以有效地抑制。

此外，通过使上述栅极绝缘膜包含第1绝缘膜，以及在该第1绝缘膜上形成的电导率高于第1绝缘膜电导率的第2绝缘膜，则虽然使栅极绝缘膜的等效氧化膜厚较薄，仍可以将栅极绝缘膜与半导体层的界面保持为高等级。也就是，与电导率较高的第2绝缘膜和半导体层直接连接的情况比较，在电导率较高的第2绝缘膜与半导体层之间形成电导率较低的第1绝缘膜的情况，可以提高电荷的移动度，抑制界面的劣化。因此，能够提高上述半导体存储装置的读出动作速度，提高可靠性。

第5发明的半导体存储装置制造方法是上述第1发明的半导体存储装置的制造方法，其特征是：形成上述栅电极后，将赋予第2导电型的杂质注入到上述半导体层后，形成上述存储器功能体。

若使用上述构成的半导体存储装置制造方法，在形成上述存储器功能体之前，通过将赋予第2导电型的杂质注入到半导体层，即可自匹配地形成上述第1、第2区域。因此，能够容易形成读出速度高、重写次数多的半导体存储装置。

第6发明的半导体存储装置制造方法是上述第1发明的半导体存储装置的制造方法，形成上述栅电极后，将赋予第1导电型的杂质注入到上述半导体层，同时，将赋予第2导电型的杂质注入到上述半导体层后，形成上述存储器功能体，以浅于赋予上述第1导电型的杂质。

若使用上述构成的半导体存储装置制造方法，在形成上述存储器功能体之前，将赋予第1导电型的杂质注入到上述半导体层，同时，通过将赋予赋予第2导电型的杂质的杂质注入到上述半导体层，即可自匹配地形成上述第1～第3区域，以浅于赋予第1导电型的杂质。因此，可以抑制重写动作重复引起的劣化，而且，能够容易形成能够高速度进行重写动作的半导体存储装置。

一种实施方式的半导体存储装置制造方法，赋予上述第2导电型的杂质是锑。

若使用上述实施方式的半导体存储装置制造方法，由于赋予上述第2导电型的杂质是锑，则可以更好地抑制重写动作重复引起的劣化，而且，能够更高速地进行重写动作。

第7发明的便携式电子设备，其特征是：具有上述第1～第3发明的任一记载的半导体存储装置。

若使用上述构成的便携式电子设备，通过具有上述第1～第3发明的任一个记载的半导体存储装置，则例如可以削减控制电路的制造成本。因此，能够削减便携式电子设备本身的成本。或者，将上述控制电路含有的例如非易失性存储器大容量化，可使便携式电子设备的功能高度化。

第1发明的半导体存储装置，通过将存储器功能体与栅极绝缘膜独立形成，则可使栅极绝缘体薄膜化，抑制短沟道效应，所以能使半导体存储装置精细化。

并且，通过在栅电极两侧形成上述存储器功能体，则各存储器功能体可独立动作，所以2位动作是可能的。

同样，由于上述一个存储器功能体与另一个存储器功能体由栅电极分离，则存储器功能体间重写时的干扰，可以有效地抑制。

此外，由于使在上述存储器功能体和沟道区域的界面附近的沟道区域形成的第1导电型的第1区域的杂质浓度，与在栅极绝缘膜和沟道区域的界面附近的沟道区域形成的第1导电型的第2区域的杂质浓度相比，有效变稀薄，则可抑制重写引起的存储窗的减少。因此，可以提高读出速度，增加重写的可能次数。

同样，由于使在上述存储器功能体和沟道区域的界面附近的沟道区域形成的第1导电型的第1区域的杂质浓度，与在栅极绝缘膜和沟道区域的界面附近的沟道区域形成的第1导电型的第2区域的杂质浓度相比，有效变稀薄，则可抑制制造过程的偏差带来的特性偏差，提高成品率。

第2发明的半导体存储装置，通过使存储器功能体与栅极绝缘膜独立形成，则可将栅极绝缘体薄膜化，抑制短沟道效应，能使半导体存储装置精细化。

并且，由于在栅电极两侧形成上述存储器功能体，则各存储器功能体可以独立动作，所以2位动作是可能的。

同样，由于上述一个存储器功能体与另一个存储器功能体由栅电极分离，则存储器功能体间重写时的干扰，可以有效地抑制。

此外，通过赋予沟道区域第1导电型的杂质浓度，随着从沟道区域和扩散区域的PN结到接近栅极绝缘膜下的区域，有效变浓，则可抑制重写引起的存储窗的减少。因此，能够提高读出速度，增加重写的可能次数。

同样，通过赋予上述沟道区域第1导电型的杂质浓度，随着从沟道区域和扩散区域的PN结到接近栅极绝缘膜下的区域，实效变浓，则可抑制制造过程的偏差带来的特性偏差，提高成品率。

第3发明的半导体存储装置，通过使存储器功能体与栅极绝缘膜独立形成，则可使栅极绝缘体薄膜化，抑制短沟道效应，所以能使半导体存储装置精细化。

并且，由于在栅电极两侧形成上述存储器功能体，则各存储器功能体可独立动作，所以2位动作是可能的。

同样，由于上述一个存储器功能体与另一个存储器功能体由栅电极分离，则存储器功能体间重写时的干扰，可以有效地抑制。

此外，当使上述栅电极的电位与扩散区域的电位相等时，由于在沟道区域和扩散区域的PN结形成的耗尽层与在栅电极下形成的耗尽层，在沟道区域与存储器功能体的界面附近连接，则可抑制重写引起的存储窗的减少。因此，能够提高读出速度，增加重写的可能次数。

同样，当使上述栅电极的电位与扩散区域的电位相等时，由于在沟道区域和扩散区域的PN结形成的耗尽层与在栅电极下形成的耗尽层，在沟道区域与存储器功能体的界面附近连接，则可抑制制造过程的偏差带来的特性偏差，提高成品率。

第4发明的半导体存储装置，通过使存储器功能体与栅极绝缘膜独立形成，则可使栅极绝缘体薄膜化，抑制短沟道效应，所以能使半导体存储装置精细化。

并且，由于在栅电极两侧形成上述存储器功能体，则各存储器功能体可以独立动作，所以2位动作是可能的。

同样，由于上述一个存储器功能体与另一个存储器功能体由栅电极分离，则存储器功能体间重写时的干扰，可以有效地抑制。

此外，通过使上述栅极绝缘膜包含第1绝缘膜，以及在该第1绝缘膜上形成、其电导率高于第1绝缘膜电导率的第2绝缘膜，则虽然使栅极绝缘膜的等效氧化膜厚较薄，但是可以将栅极绝缘膜与半导体层的界面保持为高等级，因此，可以提高半导体存储装置的读出动作速度，提高可靠性。

附图说明

本发明根据以下的详细说明和附图可以完全理解，但详细说明和附图仅提供了例证，并不能限定本发明。

图1是本发明第1参考例的半导体存储装置的存储元件的概略断面图。

图2是上述存储元件变形例的概略断面图。

图3是上述存储元件变形例的写入动作说明图。

图4是上述存储元件变形例的写入动作说明图。

图5是上述存储元件变形例的消去动作说明图。

图6是上述存储元件变形例的消去动作说明图。

图7是上述存储元件变形例的读出动作说明图。

图8是本发明第2参考例的半导体存储装置的存储元件的概略断面图。

图9是上述第2参考例半导体存储装置的存储元件的概略部分断面图。

图10是上述第2参考例半导体存储装置的存储元件变形例的概略部分断面图。

图11是表示上述第2参考例半导体存储装置的存储元件电特性的图表。

图12是上述第2参考例半导体存储装置的存储元件变形例的概略部分断面图。

图13是本发明第3参考例的半导体存储装置的存储元件的概略断面图。

图14是本发明第4参考例的半导体存储装置的存储元件的概略断面图。

图15是本发明第5参考例的半导体存储装置的存储元件的概略断面图。

图16是本发明第6参考例的半导体存储装置的存储元件的概略断面图。

图17是本发明第7参考例的半导体存储装置的存储元件的概略断面图。

图18是本发明第8参考例的半导体存储装置的存储元件的概略断面图。

图19是表示本发明第9参考例半导体存储装置的存储元件电特性的图表。

图20是本发明第1实施方式的存储元件的概略断面图。

图21是表示上述第2参考例存储元件的漏极电流与重写次数关系的图表。

图22是表示上述第1实施方式存储元件的漏极电流与重写次数关系的图表。

图23是表示在图20的A-A线的一个有效浓度轮廓模拟结果的例子的图表。

图24是表示在图20的B-B线的一个有效浓度轮廓模拟结果的例子的图表。

图25是本发明第2实施方式的存储元件的概略断面图。

图26是表示在图25的C-C线的一个实效浓度轮廓模拟结果的图表。

图27A是上述第2实施方式的存储元件形成方法的说明图。

图27B是上述第2实施方式的存储元件形成方法的说明图。

图28是本发明第3实施方式存储元件的概略断面图。

图29是本发明第4实施方式存储元件的概略断面图。

图30是本发明第5实施方式存储元件的概略断面图。

图31是本发明第6实施方式便携式电话的概略模块图。

图32是现有的闪速存储器的概略断面图。

图33是表示上述现有的闪速存储器电特性的图表。

具体实施方式

首先，以下概略说明本发明的半导体存储装置使用的存储元件。

用于本发明的半导体存储装置的存储元件，主要由作为扩散区域的第1导电型区域、第2导电型区域、跨过第1和第2导电型区域的边界配置的电荷积累区域、通过栅极绝缘膜设置的栅电极(或字线)构成；或者，主要由半导体层、栅极绝缘膜、在栅极绝缘膜上形成的栅电极(或字线)、在栅电极(或字线)两侧形成的存储器功能体、沟道区域、在沟道区域两侧配置的扩散区域构成。这里，上述沟道区域，通常是与半导体层相同的导电型的区域，是指栅电极(或字线)正下方的区域，扩散区域是指与沟道区域相反导电型的区域。

该存储元件，通过1个电荷保持膜存储2进制或其以上的信息，作为存储4进制或其以上信息的存储元件发挥功能，并且，通过存储器功能体的可变电阻效应，作为兼有选择晶体管和存储晶体管功能的存储单元发挥功能。然而，该存储元件，不必一定存储4进制或其以上的信息发挥功能，例如也可以存储2进制发挥功能。

本发明的半导体存储装置，希望在作为半导体层的半导体衬底上形成，最好是在半导体衬底内形成的第1导电型的阱区域上形成。

半导体衬底，只要是用于半导体装置即可，没有特别的限定，例如由硅、锗等的元素半导体，由硅锗、GaAs、InGaAs、ZnSe、GaN等的化合物半导体形成的大容积衬底(bulk substrate)。在表面上具有半导体层的衬底有：SOI(Silicon on Insulator)衬底、SOS(Silicon on Sapphire)衬底或多层SOI衬底等各种衬底，也可以采用在玻璃和塑料衬底板上具有半导体层的衬底。其中，硅衬底或在表面上形成硅层的SOI衬底等最好。半导体衬底或半导体层，产生少许流过内部的电流量，单晶(例如由外延生长，epitaxial growth)、多晶或非晶形都可以。

该半导体层中，最好形成元件分离区域，再将晶体管、电容器、电阻等元件、这些元件构成的电路、半导体装置和层间绝缘膜组合起来，也可以由单一或多层构造形成。元件分离区域，由LOCOS(Local Qxidation of Silicon)膜、沟槽氧化膜、STI(Shallow Trench Isolation)膜等各种元件分离膜形成。半导体层，可以具有P型或N型导电型，半导体层中，最好形成至少1个第1导电型(P型或N型)阱区域。半导体层和阱区域的杂质浓度，可以使用在该领域公知的范围的浓度。当采用SOI衬底作为半导体层时，也可以在表面半导体层形成阱区域，但也可以在沟道区域下具有体区域。

栅极绝缘膜或绝缘膜，只要是用于半导体装置即可，没有特别的限定，例如可以使用硅氧化膜、硅氮化膜等绝缘膜；氧化铝膜、氧化钛膜、氧化钽膜、氧化铪膜等高电介质膜的单层膜或叠层膜。其中，硅氧化膜最好。栅极绝缘膜例如为1～20nm膜厚，但1～6nm膜厚最适当。栅极绝缘膜，可以仅在栅电极正下方形成，也可以以比栅电极大(宽幅)形成。

栅电极或字线，以通常在半导体装置使用的形状，或者以在下端部具有凹部的形状形成在栅极绝缘膜上。所谓单一栅电极，意味着不由单层或多层导电膜分离，作为整体形状形成的栅电极。也就是，所谓单一栅电极，是指单层导电膜，或者不分离地作为整体形成的多层导电膜。并且，栅电极也可以在侧壁具有侧壁绝缘膜。栅电极只要是用于半导体存储装置即可，没有特别的限定，导电膜，例如聚硅：铜、铝等金属：钨、钛、钽等高熔点金属：和高熔点金属的硅化物等的单层膜或叠层膜。栅电极的膜厚，例如以50～400nm的膜厚形成是适当的。在栅电极下形成沟道区域。

存储器功能体至少具有保持电荷的功能(「电荷保持功能」)。换言之，存储器功能体包含具有积累、保持电荷、捕获电荷、保持电荷极化状态的功能的膜或区域。达到这些功能的可以是：硅氮化物；硅；含有磷、硼等杂质的硅酸盐玻璃；硅碳化物；氧化铝；铪氧化物、锆氧化物、钽氧化物等高电介质；氧化锌；强电介质；金属等。存储器功能体由含有以下绝缘膜等的单层或叠层构造形成，即：含有硅氮化膜的绝缘体膜；内部含有导电膜或半导体层的绝缘体膜；含有1个以上导电体或半导体点的绝缘体膜；由电场极化内部电荷，并保持其状态的强电介质膜。其中，硅氮化膜由于存在多个捕获电荷的能级能得到大磁滞特性，并且，由于电荷保持时间长，不会出现泄漏通路产生的电荷漏泄问题，所以保持特性良好，在LSI加工中，最好使用非常标准的材料。

由于将在内部含有具备硅氮化膜等的电荷保持功能的绝缘体的绝缘膜作为存储器功能体使用，则可提高关于存储保持的可靠性。由于硅氮化膜是绝缘体，则在其一部分产生电荷漏泄时，硅氮化膜的全部电荷也不会立即失去。当配置多个存储元件时，即使缩短存储元件间的距离，相邻的存储器功能体接触，也不会如存储器功能体由导电体构成的情形一样，失去各存储器功能体存储的信息。此外，由于可以将接触栓(contact plug)与存储器功能体更接近地配置，也可以根据情况与存储器功能体重叠配置，所以能容易实现存储元件的精细化。

为了提高与存储保持有关的可靠性，具有保持电荷功能的绝缘体，不必一定是膜状，具有保持电荷功能的绝缘体也可以离散地存在于绝缘膜中。具体地说，难于保持电荷的材料，例如在硅氧化物中可以将绝缘体点状分散也是可以的。

并且，由于将内部含有导电膜或半导体层的绝缘体膜作为存储器功能体使用，则可自由地控制电荷向导电体或半导体中的注入量，具有易于多值化的效果。

由于将含有1个以上导电体或半导体点的绝缘体膜作为存储器功能体使用，则容易进行根据电荷的直接隧道效应的写入·消去，具有低消耗电力化的效果。

作为存储器功能体，也可以使用由电场变化极化方向的PZT(锆钛酸铅，lead zirconate titanate)、PLZT(钛酸锆酸镧铅，lead lanthanum zirconate titanate)等的强电介质膜。这时，由于极化在强电介质膜的表面实质上产生了电荷，并保持在该状态。因此，从具有存储功能的膜外供给电荷，可以得到与捕获电荷的膜同样的磁滞特性，而且，强电介质膜的电荷保持，不必要来自膜外的电荷注入，仅由于膜内的电荷极化即可得到磁滞特性，所以具有高速写入·消去的效果。

也就是，存储器功能体最好含有使电荷难以逃逸的区域或者具有使电荷难以逃逸的功能的膜。作为能够发挥使电荷难以逃逸的功能的膜，例如是硅氧化膜等。

存储器功能体含有的电荷保持膜，直接或通过绝缘膜形成于栅电极的两侧，并且，通过栅极绝缘膜或绝缘膜配置在半导体层(半导体衬底、阱区域、体区域或源极/漏极区域或扩散区域)上。栅电极两侧的电荷保持膜，最好直接或通过绝缘膜形成以覆盖栅电极侧壁的全部或一部分。作为应用例，当栅电极在下端部有凹部时，也可以直接或通过绝缘膜形成以完全埋入凹部或凹部的一部分。

栅电极最好仅在存储器功能体的侧壁形成，或者不覆盖存储器功能体的上部。根据这样的配置，由于接触栓可与栅电极更接近地配置，所以易于实现存储元件的精细化。并且，具有这种简单配置的存储元件容易制造，能够提高成品率。

当采用导电膜或半导体层作为电荷保持膜时，最好通过绝缘膜进行配置以使电荷保持膜不与半导体层(半导体衬底、阱区域、体区域或源极/漏极区域或者扩散区域)或栅电极直接接触，。例如可以是：导电膜与绝缘膜的叠层构造；在绝缘膜内将导电膜点状分散的构造；在栅极侧壁形成的侧壁绝缘膜内的一部分进行配置的构造等。

扩散区域可以具有源极/漏极区域的功能，具有与半导体层或阱区域的逆导电型。扩散区域与半导体层或阱区域的结，最好杂质浓度急变。热电子和热空穴在低电压下高效率产生，是因为可用更低电压高速动作。扩散区域的结深，没有特别的限定，可以按照要得到的半导体存储装置的性能等，适当调整。当采用SOI衬底作为半导体衬底时，扩散区域可以具有小于表面半导体层膜厚的结深，但也可以具有与表面半导体层膜厚大致相同的结深。

扩散区域可以与栅电极端重叠配置，也可以与栅电极端一致配置，还可以相对于栅电极端偏移配置。特别是在偏移情况下，在栅电极上施加电压时，电荷保持膜下的偏移区域易于反转，根据存储器功能体积累的电荷量进行大的变化，存储效果增大，并导致短沟道效应的减低所以是理想的。但是，当过于偏移时，由于扩散区域(源极·漏极)间的驱动电流显著变小，与相对于栅极长方向平行方向的电荷保持膜的厚度相比，希望偏移量也就是从栅极长方向的一个栅电极端到接近的扩散区域的距离较短。特别重要的是，具有存储器功能体中电荷保持功能的膜或区域，特别是电荷积累区域的至少一部分，与扩散区域的一部分重叠。用于本发明半导体存储装置的存储元件的本质是，按照仅存在于存储器功能体侧壁部的栅电极与扩散区域间的电压差，利用横穿存储器功能体的电场，对存储进行重写。

当扩散区域从栅极端开始进行偏移配置时，可以仅2个扩散区域之一偏移，但希望扩散区域双方都偏移。

当扩散区域双方都偏移时，1个存储元件可以存储2位信息。并且，由于扩散区域双方都偏移，则比仅扩散区域之一偏移的情形可以极为有效地抑制短沟道效应。此外，削减了仅一方扩散区域偏移时必要的工序，也不需要附加上述工序所必要的余裕。从上述可见，通过扩散区域双方都偏移，易于存储元件和存储单元阵列的精细化，可以实现更高集成化，削减制造成本。

扩散区域，其一部分可以在沟道区域表面即高于栅极绝缘膜下面的更高位置延设。这时，在半导体衬底内形成的扩散区域上，与该扩散区域一体化的导电膜叠层构成是适当的。导电膜可以是：聚硅、非晶硅等半导体、硅化物、上述金属、高熔点金属等。其中，聚硅最好。聚硅，由于杂质扩散速度极大于半导体衬底，则易使半导体衬底内源极/漏极区域的结深较浅，容易抑制短沟道效应。这时，该扩散区域的一部分，最好与栅电极一起配置以夹持存储器功能体的至少一部分。

用于本发明半导体存储装置的存储元件，可以采用通常的半导体加工工序形成，例如，采用与在栅电极或字线的侧壁形成单层或叠层构造的侧壁衬垫的方法同样的方法形成。具体地说，这些方法是：在形成栅电极或字线后，形成包含电荷保持膜、电荷保持膜/绝缘膜、绝缘膜/电荷保持膜、绝缘膜/电荷保持膜/绝缘膜等的电荷保持膜的单层膜或叠层膜，在适当条件下进行回蚀刻(etchingback)，使这些膜保留侧壁衬垫形状的方法；形成绝缘膜或电荷保持膜，在适当条件下进行回蚀刻，保留侧壁衬垫形状，再形成电荷保持膜或绝缘膜，同样地进行回蚀刻，保留侧壁衬垫形状的方法；将颗粒状电荷保持材料分散的绝缘膜材料涂敷或堆积在含有栅电极的半导体衬底上，在适当条件下进行回蚀刻，使绝缘膜材料保留侧壁衬垫形状的方法；在形成栅电极后，形成上述单层膜或叠层膜，使用掩模进行图案形成的方法等。此外，在形成栅电极或电极前，形成电荷保持膜、电荷保持膜/绝缘膜、绝缘膜/电荷保持膜、绝缘膜/电荷保持膜/绝缘膜等，在作为这些膜的沟道区域的区域形成开口，在其整个面上形成栅电极材料膜，按照包含开口且比开口大的形状，对该栅电极材料膜进行图案形成的方法。

以下，说明上述存储元件形成方法的一个例子。

首先，按照公知的程序，在半导体衬底上形成栅极绝缘膜和栅电极。接着，在整个上述半导体衬底上，用热氧化法形成或者用CVD(Chemical VaporDeposition)法堆积膜厚0.8～20nm、最好是膜厚3～10nm的硅氧化膜。然后，在整个上述硅氧化膜上，用CVD法堆积膜厚2～15nm、最好是3～10nm的硅氮化膜。再在整个上述硅氮化膜上，用CVD法堆积20～70nm的硅氧化膜。

接着，采用各向异性蚀刻，对硅氧化膜/硅氮化膜/硅氧化膜进行回蚀刻，由此在栅电极侧壁将最适合存储的存储器功能体形成侧壁衬垫形状。

此后，将上述栅电极和侧壁衬垫形状的存储器功能体作为掩模进行离子注入，由此形成扩散层区域(源极/漏极区域)。然后，按照公知的程序进化硅化物工序和上部配线工序。

排列用于本发明半导体存储装置的存储元件构成存储单元阵列时，存储元件最好的形态是完全满足以下必要条件(1)～(10)。

(1)多个存储元件的栅电极为一体，具有字线的功能。

(2)分别在上述字线的两侧，形成沿该字线连续延伸的存储器功能体。

(3)在存储器功能体内具有积累电荷功能的材料是绝缘体，特别是硅氮化膜。

(4)存储器功能体由ONO(Oxide Nitride Oxide)膜构成，硅氮化膜具有与栅极绝缘膜的表面大致平行的表面。

(5)存储器功能体中的硅氮化膜与字线和沟道区域用硅氧化膜隔离。

(6)在存储器功能体内具有积累电荷功能的区域(例如由硅氮化膜构成的区域)与扩散层重叠。

(7)隔离具有与栅极绝缘膜表面大致平行的表面的硅氮化膜和沟道区域或半导体层的绝缘膜厚度，不同于栅极绝缘膜的厚度。

(8)1个存储元件的写入和消去动作由单一的字线进行。

(9)没有具有在存储器功能体上辅助写入和消去动作功能的电极(字线)。

(10)在存储器功能体正下方与扩散区域连接的部分具有与扩散区域的导电型相反导电型的杂质浓度较浓区域。

用于本发明半导体存储装置的存储元件，当然也不一定完全满足必要条件(1)～(10)，满足必要条件(1)～(10)其中一个也可以。

当满足上述必要条件(1)～(10)中多个必要条件时，存在特别理想的组合。例如，有必要条件(3)存储器功能体内具有积累电荷功能的材料是绝缘体、特别是硅氮化膜，必要条件(9)没有具有在存储器功能体上辅助写入和消去动作功能的电极(字线)，必要条件(6)在存储器功能体内具有积累电荷功能的区域(例如由硅氮化膜构成的区域)与扩散层重叠的情况。也就是，用于本发明半导体存储装置的存储元件，满足必要条件(3)、(9)和(6)的情况特别理想。

当满足上述必要条件(3)和必要条件(9)时，可以得到以下非常大的效果。首先，可将位线接点与字线侧壁的存储器功能体更接近地配置，或者即使存储元件间的距离接近，多个存储器功能体也能不干扰地保持存储信息，则易于存储元件的精细化。当存储器功能体内的电荷保持区域是导体时，由于电容耦合，随着存储元件间的接近，电荷保持区域间将出现干扰，不能保持存储信息。

当存储器功能体内的电荷保持区域是绝缘体(例如硅氮化膜)时，在每个存储单元不必使存储器功能体独立。例如，在多个存储单元共有的1个字线的两侧沿字线连续形成的存储器功能体，不必按每个存储单元进行分离，共有字线的多个存储单元，可以共有在1个字线两侧形成的存储器功能体。因此，不需要分离存储器功能体的光刻蚀、蚀刻工序，制造工序简化了。并且，由于不需要光刻蚀的对位余裕，也不需要蚀刻的膜减少余裕，则可以缩小存储单元间的余裕。因此，与存储器功能体内的电荷保持区域是导电体(例如多晶硅膜)的情况比较，即使用同样的精细加工水平形成，也有使存储单元占有面积精细化的效果。当存储器功能体内的电荷保持区域是导电体时，按每个存储单元分离存储器功能体的光刻蚀、蚀刻工序是必需的，照相的对位余裕、蚀刻的膜减少余裕也是必要的。

由于在存储器功能体上没有具备辅助写入和消去动作功能的电极的元件构造是简单的，则可减少工序数，提高成品率，容易实现与构成逻辑电路和模拟电路的晶体管的混载。

此外，作为非常重要的设计事项，当满足必要条件(3)和(9)，再满足必要条件(6)时，我们发现可以用非常低的电压进行写入、消去。具体地说，确认用5V或以下的低电压即可进行写入和消去动作。该作用在电路设计上具有很大效果。也就是，在芯片内不必形成闪速存储器那样的高电压，因此省略了必须有很大占有面积的充电抽吸电路，或者可以减小规模。特别是，当将小规模容量的存储器作为调整用内装于逻辑LSI时，存储器部的占有面积与存储单元比较，驱动存储单元的周边电路的占有面积具有支配作用，因此，省略存储单元用电压升压电路，或者使其规模减小，对缩小芯片尺寸最为有效。

根据以上所述，用于本发明半导体存储装置的存储元件，满足必要条件(3)、(9)和(6)是特别理想的。

另一方面，当不满足必要条件(3)，也就是在存储器功能体内保持电荷的是导电体时；不满足必要条件(6)，也就是即使存储器功能体内的导电体与扩散区域不重叠时，也可以进行写入动作。这是因为，存储器功能体内的导电体利用与栅电极(写入电极)的电容耦合进行写入辅助。

当不满足必要条件(9)，也就是具有在存储器功能体上具备辅助写入和消去动作功能的电极时；不满足必要条件(6)，也就是存储器功能体内的绝缘体与扩散区域不重叠时，也可以进行写入动作。

将存储元件多个排列的存储单元阵列的情况下，分别在单一字线的两侧，形成由1种或以上绝缘体材料构成的存储器功能体，通过多个存储元件共有该字线和在该字线各侧形成的2个存储器功能体，是理想的。「单一字线」的定义如前所述。

采用这种构成时，实质上已满足了上述必要条件(3)、(9)和(6)，因此在将存储元件多个排列的存储单元阵列的情况下，也具有上述效果。在进行上述存储元件的信息重写时选择的字线，若仅是上述单一字线时，可使存储动作需要的字线数目最小，所以能够使存储单元阵列高密度集成化。

本发明的半导体存储装置，与逻辑元件或逻辑电路等进行组合，由此即可广泛地应用如下：个人计算机、笔记本、膝上型计算机、个人·辅助/发送机、小型计算机、工作站、主机、多处理机·计算机或其他各型计算机系统等数据处理系统；CPU、存储器、构成数据存储装置等数据处理系统的电子构件；电话、PHs(Personal Handy-phone System：个人手提电话系统)、调制解调器、路由器等通信机器；显示板、投影器等图象显示器；印字机、扫描器、复印机等事务处理机；电视摄象机、数字摄象机等摄象机；游戏机、音乐唱机等娱乐机；便携式信息终端、钟表、电子辞典等信息机；汽车驾驶导向系统、汽车音响等车载机器；记录、再生动画、静止画、音乐等信息的AV(Audio Visual)机器；洗衣机、微波炉、冰箱、电饭煲、餐具清洗机、吸尘器、空调机等电子产品；按摩器、体重计、血压计等健康管理机器；IC卡、存储卡等便携型存储装置等电子机器。特别是有效地应用于：便携式电话、便携式信息终端、IC卡、存储卡、携带型计算机、携带型游戏机、数字摄象机、手提式动画播放机、手提式音乐唱机、电子辞典、钟表等便携式电子机器。本发明的半导体存储装置，至少内装电子机器控制电路或数据存储电路得一部分，或者按照需要能够装卸。

以下，在根据附图详细说明本发明的半导体存储装置和便携式电子机器的实施方式之前，为了易于理解本发明，首先说明参考例。

第1参考例

本发明第1参考例的半导存储装置，如图1所示，具有非易失性存储元件的存储元件1。该存储元件1，在半导体衬底101表面形成的P型阱区域102上通过栅极绝缘膜103形成单一栅电极104。

栅电极104的上面和侧面，由作为具有保持电荷的陷阱能级的电荷保持膜的硅氮化膜109覆盖。该硅氮化膜109接触栅电极104侧面的部分，也就是硅氮化膜109的两侧壁部分，实际上分别构成了积累保持电荷的存储器功能体105a、105b。在栅电极104两侧，P型阱区域102内，分别形成具有源极区域或漏极区域功能的N型扩散区域107a、107b。扩散区域107a、107b具有偏移构造。也就是，扩散区域107a、107b不能到达栅电极下区域121。也就是，扩散区域107a、107b不到达栅电极下区域121，隔离栅电极下区域121和扩散区域107a、107b的偏移区域120、120，位于存储器功能体105a、105b的下方。赋予偏移区域120、120P型的杂质浓度，与赋予栅电极下区域121P型的杂质浓度比较，有效变稀薄。上述栅电极下区域121和偏移区域120、120，构成沟道区域122。

实质上保持电荷的存储器功能体105a、105b位于栅电极104的两侧。因此，可以仅在栅电极104的两侧形成硅氮化膜。也就是，上述硅氮化膜109的栅电极104上的部分可以没有。

在栅电极104两侧，可以形成绝缘膜作为存储器功能体。这时，上述绝缘膜具有由纳米尺寸的导电体或半导体构成的微粒分布为散布状的构造。当上述微粒不足1nm时，由于量子效果过大，在点上电荷难于隧道化，当超过10nm时，室温下不会出现显著的量子效果。因此，上述微粒的直径最好是1nm～10nm的范围。

作为电荷保持膜的硅氮化膜109，也可在栅电极的侧面形成侧壁衬垫形状。

上述半导体存储装置可以具有图2所示存储元件2。该存储元件2与图1的存储元件1之不同是：第1、第2存储器功能体131a、131b分别具有保持电荷的陷阱能级，作为电荷保持膜的硅氮化膜113具有由硅氧化膜111、112夹持的构造。如图2所示，由于硅氮化膜113成为由硅氧化膜111和硅氧化膜112夹持的构造，则可提高重写动作时的电荷注入效率，能够更高速动作。

图2中，也可以将硅氮化膜113置换为强电介质。

以下，利用图3和图4说明上述存储元件2的写入动作原理。这里，对于第1第2存储器功能体13 1a、13 1b具有保持电荷功能的情况予以说明。说明省略，但上述动作原理对于存储元件1也是一样的。

这里，所谓写入是指存储元件2是N沟道型情况下，将电子注入到第1、第2存储器功能体131a、131b。以后，存储元件作为N沟道型，进行说明。

为了将电子注入(写入)到第2存储器功能体131b，如图3所示，将栅电极104连接到字线WL，同时将第1、第2扩散区域107a、107b连接到第1、第2位线BL1、BL2，把N型第1扩散区域107a作为源极区域，把N型第2扩散区域107b作为漏极区域。例如，在第1扩散区域107a和P型阱区域102施加OV，在第2扩散区域107b施加+5V，在栅电极104施加+5V。当进行这样的施加电压时，反转层226从第1扩散区域107a(源极区域)延伸，但未到达第2扩散区域107b(漏极区域)，发生夹断点(pinch point)。电子从夹断点到第2扩散区域107b(漏极区域)由高电场加速，形成所谓的热电子(高能传导电子)。利用该热电子注入到第2存储器功能体131b进行写入。在第1存储器功能体131a近旁，由于未发生热电子，则不进行写入。

另一方面，为了将电子注入(写入)到第1存储器功能体131a，如图4所示，将第2扩散区域107b作为源极区域，将第1扩散区域107a作为漏极区域。例如，在第2扩散区域107b和P型阱区域102施加OV，在第1扩散区域107a施加+5V，在栅电极104施加+5V。这样，在第2存储器功能体131b注入电子时，通过转换源极区域和漏极区域，将电子注入到第1存储器功能体131a，即可进行写入。

下面，利用图5和图6说明存储元件2的消去动作原理。

消去在第1存储器功能体131a存储的信息的第1消去方法，如图5所示，在第1扩散区域107a施加正电压(例如+5V)，在P型阱区域102施加OV，在第1扩散区域107a和P型阱区域102的PN结施加反方向偏压，再在栅电极104施加负电压(例如-5V)。这时，在上述PN结中的栅电极104附近，由于施加了负电压的栅电极104的影响，产生较陡的电位倾斜度。因此，由于能带间隧道在PN结的P型阱区域102侧产生热空穴(高能空穴)。该热空穴被引入到具有负电位的栅极104方向，结果可在第1存储器功能体131a进行空穴注入。这样，实现了第1存储器功能体131a的消去。这时，第2扩散区域107b可施加OV。

当消去第2存储器功能体131b存储的信息时，在上述第1消去方法中，可以转换第1扩散区域107a和第2扩散区域107b的电位。例如，可在第2扩散区域107b施加正电压(例如+5V)，在第1扩散区域107a和P型阱区域102施加OV，在栅电极104施加负电压(例如-5V)。

在消去第1存储器功能体131a存储的信息的第2消去方法中，如图6所示，在第1扩散区域107a施加正电压(例如+4V)，在第2扩散区域107b施加OV，在栅电极104施加负电压(例如-4V)，在P型阱区域102施加正电压(例如+0.8V)。这时，在P型阱区域102和第2扩散区域107b之间施加正向电压(forward voltage)，电子注入到P型阱区域102。注入的电子，扩散到P型阱区域102和第1扩散区域107a的PN结，在那里由强电场加速，形成热电子。该热电子在PN结产生电子空穴对。也就是，通过在P型阱区域102和第2扩散区域107b之间施加正向电压，注入到P型阱区域102的电子成为触发器，在第1扩散区域107a和P型阱区域10的PN结产生热空穴。在该PN结产生的热空穴被引入到具有负电位的栅电极104方向，结果在第1存储器功能体131a进行空穴注入。

按照第2消去方法，在P型阱区域102和第1扩散区域107a的PN结，在仅施加不足以由能带间隧道产生热空穴的电压时，从第2扩散区域107b注入的电子，在PN结形成电子空穴对产生的触发器，可以产生热空穴。因此，可以降低消去动作时的电压。特别是存在偏移区域120(参照图1)时，由于施加了负电位的栅电极104，PN结突变的效果较少。因此，能带间隧道难于产生热空穴，而第2消去方法补偿了这个缺点，能够用低电压实现消去动作。

在消去第1存储器功能体131a存储的信息时，使用第1消去方法，必须在第1扩散区域107a施加+5V，而使用第2消去方法，仅在第1扩散区域107a施加+4V。这样，上述第2消去方法，可以降低消去时电压，所以减少电力消耗，抑制热载流子导致的存储元件劣化。

在上述第1消去方法和第2消去方法的任一个中，存储元件的过消去都难以发生。这里所谓过消去，是随着存储器功能体积累的空穴量的增大，不饱和的阈值降低的现象。这种过消去，对于以闪速存储器为代表的EEPROM(Electrically Erasable Programmable Read-only Memory：电消去可编程只读存储器)是大问题，特别是在阈值为负时，会发生所谓存储单元不可能选择的致命的动作不良。另一方面，上述存储元件1，2，即使在存储器功能体积累了大量空穴时，由于在存储器功能体下仅诱发电子，因此，几乎不影响栅极绝缘膜下沟道区域的电位。由于消去时的阈值由栅极绝缘膜下的电位决定，则难以引起过消去。

以下，利用图7说明存储元件2的读出动作原理。

当读出第1存储器功能体131a存储的信息时，将第1扩散区域107a作为源极区域，将第2扩散区域107b作为漏极区域，使存储元件2作为晶体管动作。例如，在第1扩散区域107a和P型阱区域102施加OV，在第2扩散区域107b施加+1.8V，在栅电极104施加+2V。这时，当第1存储器功能体131a不积累电子时，漏极电流容易流过。另一方面，当第1存储器功能体131a积累电子时，由于在第1存储器功能体131a附近难以形成反转层，则漏极电流难以流过。因此，通过检出漏极电流，即可读出第1存储器功能体131a的存储信息。特别是当施加夹断动作(pinch off)电压读出时，第1存储器功能体131a的电荷积累状态，不会受到第2存储器功能体131b的电荷积累有无的影响，可以进行更高精度的判定。

当读出第2存储器功能体131b存储的信息时，将第2扩散区域107b作为源极区域，将第1扩散区域107a作为漏极区域，使存储元件2作为晶体管动作。图中未示出，例如，在第2扩散区域107b和P型阱区域102施加OV，在第1扩散区域107a施加+1.8V，在栅电极104施加+2V。这样，相对于读出第1存储器功能体131a存储的信息的情况，通过转换了源极/漏极区域，则可进行第2存储器功能体131b存储的信息的读出。

当留有栅电极104未覆盖的沟道区域122时，也就是存在偏移区域120时，在偏移区域120，根据第1、第2存储器功能体131a、131b剩余电荷的有无，反转层消失，或者，反转层形成。其结果，得到了大的磁滞(阈值的变化)。但是，当偏移区域120的宽度过大时，漏极电流大大减少，读出速度大幅度地变慢。因此，最好按照得到足够的磁滞和读出速度，决定偏移区域120的宽度。

当第1、第2扩散区域107a，107b达到栅电极104端时，也就是，第1、第2扩散区域107a、107b与栅电极104重叠时，写入动作几乎不会改变存储元件2的阈值，但是在源极/漏极端的寄生电阻变化很大，漏极电流减少很多(1位以上)。因此，利用漏极电流的检出，可以读出，得到作为存储器的功能。但是，当需要更大的存储器磁滞效应时，最好第1、第2扩散区域107a、107b和栅电极104不重叠。也就是，这时希望存在偏移区域120。

根据以上原理，每1个晶体管可以选择2位的写入、消去和读出。排列多个存储元件2，分别将字线WL连接到栅电极104、将第1位线BL1连接到第1扩散区域107a、将第2位线BL2连接到第2扩散区域107b，由此可构成存储单元阵列。

上述动作方法中，通过转换源极区域和漏极区域，在1个存储元件2进行2位的写入和消去，但固定源极区域和漏极区域，可以将1个存储元件2作为1位存储器工作。这时，可以将源极/漏极区域之一作为共同固定电压，能够将连接到源极/漏极区域的位线数目减半。

从以上说明可知，本参考例的半导存储装置的存储元件，存储器功能体与栅极绝缘膜独立形成，并形成于栅电极的两侧，则可以2位动作。而且，由于各存储器功能体用栅电极分离，则有效地抑制了重写时的干扰。由于栅极绝缘膜与存储器功能体分离，则可薄膜化抑制短沟道效应。因此，容易实现存储元件，进而半导体存储装置的精细化。

图3～图7中，省略了偏移区域120的图示。

附图的记载中，对于使用相同材料和物质的部分，附与相同符号，但并不一定表示相同形状。

附图是模式图，厚度与平面尺寸的关系、各层和各部厚度和大小的比率等都与实际不同，应予注意。因此，具体的厚度和大小尺寸，应考虑到以下说明予以判断。在附图相互间，当然包含相互尺寸关系和比率不同的部分。

本发明记载的各层和各部厚度和大小，在未特别说明时，是在完成了半导体存储装置形成阶段的最终形状的尺寸。因而，与刚形成膜和杂质区域后的尺寸比较，最终形状的尺寸，由于以后工序的热履历等，将有少许变化，这应予注意。

第2参考例

本发明第2参考例的半导体存储装置的存储元件，如图8所示，除了第1、第2存储器功能体261、262由保持电荷的区域(是积累电荷的区域，也可以是具有保持电荷功能的膜)和使电荷难以逃逸的区域(也可以是具有使电荷难以逃逸的功能的膜)构成以外，实质上是与图1的存储元件同样的构成。

第1、第2存储器功能体261、262，从提高存储器保持特性的观点来看，最好包含具有保持电荷功能的电荷保持膜和绝缘膜。上述存储元件，采用具有捕获电荷的能级的硅氮化膜242作为电荷保持膜的一例，并采用具有防止电荷保持膜积累的电荷耗散作用的硅氧化膜241、243作为绝缘膜的一例。通过第1、第2存储器功能体261、262含有电荷保持膜和绝缘膜，则可以防止电荷耗散，提高保持特性。并且，当第1、第2存储器功能体261、262含有电荷保持膜和绝缘膜时，与第1、第2存储器功能体261、262仅由电荷保持膜构成的情况比较，可以适度减小电荷保持膜的体积，限制电荷保持膜内的电荷移动，能够在存储保持中抑制电荷移动引起的特性变化。此外，由于是硅氮化膜242被硅氧化膜241、243夹持的构造，也就是ONO构造，则可以提高重写动作时的电荷注入效率，更高速地动作。在该存储元件中，也可以用强电介质替换硅氮化膜242。

保持第1、第2存储器功能体261、262的电荷的硅氮化膜242，分别与第1、第2扩散区域212、213重叠。这里，所谓重叠，意味着在第1、第2扩散区域212、213的至少一部分区域上，存在保持电荷区域(硅氮化膜242)的至少一部分。

图8中，211是P型半导体衬底，214是栅极绝缘膜，217是栅电极，212是N型第1扩散区域，213是N型第2扩散区域，270是栅电极下区域，271是偏移区域，272是沟道区域，281是硅氮化膜242的水平区域。该偏移区域271是栅电极217和第1、第2扩散区域212、213的偏移区域。栅电极下区域270和偏移区域271构成沟道区域272。沟道区域272存在于第1扩散区域212和第2扩散区域213之间。也就是，在上述沟道区域的一方的侧面形成第1扩散区域212，在上述沟道区域的另一方侧面形成第2扩散区域213。第1、第2存储器功能体261、262在硅氮化膜242的水平区域281存储信息。该水平区域281是在硅氮化膜242相对于半导体衬底211的表面大致平行延伸的区域。

对于作为保持第1、第2存储器功能体261、262电荷的区域的硅氮化膜242与第1、第2扩散区域212、213进行重叠的效果，予以说明。

图9是第2存储器功能体262周边部的扩大图。如图9所示，在第2存储器功能体262周边部，设定栅电极217与第2扩散区域213的偏移量为W1，设定在栅电极217的沟道长方向(图中左右方向)切断面的第2存储器功能体262的宽度为W2，则第2存储器功能体262和第2扩散区域213的重叠量以W2-W1表示。这里重要的是由第2存储器功能体262中硅氮化膜242构成的第2存储器功能体262，与第2扩散区域213重叠，也就是满足W2＞W1的关系。

图9的第2存储器功能体262中，离开硅氮化膜242的栅电极217侧的一端，与离开栅电极217侧的第2存储器功能体262的一端一致，所以将第2存储器功能体262的宽度定义为W2。

如图10所示，当由硅氮化膜1242和硅氧化膜1241、1243构成第2存储器功能体1262时，第2存储器功能体1262的栅电极217反对侧的一端，与硅氮化膜1242a的栅电极217反对侧的一端不一致。也就是，第2存储器功能体1262的图中右侧的一端与硅氮化膜1242的图中右侧的一端不一致。这时，从第2存储器功能体1262的栅电极217侧的一端，直到硅氮化膜1242的栅电极217的反对侧的一端，可以定义为W2。

图11是在图9的存储元件的构造中，表示将W2固定为100nm，变化W1时的漏极电流Id的变化。这里，漏极电流Id的求法是：将第2存储器功能体262设定为消去状态(积累空穴)，设第1扩散区域212为源极区域，设第2扩散区域213为漏极区域，利用装置模拟求出。

从图11可见，当W1为100nm或以上时，也就是，硅氮化膜242与扩散区域213不重叠时，漏极电流Id急剧减少。由于漏极电流值与读出动作速度大致成比例，则设W1为100nm或以上时，存储元件的性能急速劣化。另一方面，在硅氮化膜242与扩散区域213重叠的范围，漏极电流Id的减少缓慢。因此，在大量生产制造中考虑偏差时，如果作为具有保持电荷功能的膜的硅氮化膜242的至少一部分与源极/漏极区域(第1、第2扩散区域211，213)不重叠，则事实上难以得到存储功能。

依据上述装置模拟的结果，将W2固定为100nm，将W1作为设计值设定为60nm以及100nm，制造存储单元阵列。当W1为60nm时，硅氮化膜142与第1、第2扩散区域212、213按设计值40nm进行重叠；当W1为100nm时，作为设计值不重叠。测定这些存储单元阵列的读出时间，其结果，按照考虑偏差的最坏情况进行比较，与W1设计值为100nm的情况相比，W1设计值为60nm时，读出存取时间为100倍高速。实用上，读出存取时间最好是每1位100纳秒或以下，但当W1＝W2，不可能完成该条件。考虑到制造偏差时，最好是(W2-W1)＞10nm。

如图9所示，在第1存储器功能体261的水平区域281存储的信息的读出，与上述第1参考例一样，最好将第1扩散区域212作为源极区域，将第2扩散区域213作为漏极区域，在接近沟道区域272中漏极区域一侧形成夹断点(pinchoff point)。也就是，在读出第1、第2存储器功能体261、262之一存储的信息时，最好在沟道区域272内，接近第1、第2存储器功能体261、262中的另一个的区域，形成夹断点。这样，不管第1、第2存储器功能体261、262中的另一个的存储状况如何，都可以高灵敏度地检出第1、第2存储器功能体261、262之一的存储信息。因此，在读出第1、第2存储器功能器261、262之一存储的信息时，在沟道区域272内，接近第1、第2存储器功能体261、262中的另一个的区域形成夹断点，这是可以进行2位动作的要素。

另一方面，当仅在第1、第2存储器功能体261、262之一存储信息使用时，或者，使第1存储器功能体261和第2存储器功能体262处于相同存储状态使用时，则在信息读出时可以不一定形成夹断点。

图8中未图示，但希望在半导体衬底211的表面形成阱区域(N沟道元件时是P型阱)。通过形成上述阱区域，使沟道区域的杂质浓度最适于存储器动作(重写动作和读出动作)，并且容易控制其他电特性(耐压、结电容、短沟道效应)。

存储器功能体最好含有相对于栅极绝缘膜表面大致平行配置的电荷保持膜。换言之，存储器功能体的电荷保持膜的上面，最好配置在离半导体衬底表面大致相等的距离。作为具有相对于半导体衬底表面大致平行的上面的电荷保持膜的一例，是图12所示第2存储器功能体2262的硅氮化膜2242。该第2存储器功能体2262由硅氮化膜2242和硅氧化膜2444构成，硅氮化膜2242具有相对于栅极绝缘膜214表面大致平行的面。换言之，整个硅氮化膜2242，以栅极绝缘膜214的表面为基准位于大致相同高度。

在第2存储器功能体2262中，通过存在与栅极绝缘膜214表面大致平行的硅氮化膜2242，则可以根据硅氮化膜2242积累的电荷的多少，有效地控制偏移区域271的反转层的形成容易度，进而增加存储效果。并且，通过使硅氮化膜2242大致平行于栅极绝缘膜214的表面，则即使在偏移量(W1)出现偏差时，也可以保持存储效果的变化较小，能够抑制存储效果的偏差。而且，也能够抑制电荷向硅氮化膜2242上部方向移动，抑制在存储保持中因电荷移动引起的特性变化。

第2存储器功能体2262最好含有将与栅极绝缘膜214的表面大致平行的硅氮化膜2242和沟道区域(或者阱区域)隔离的绝缘膜(例如硅氧化膜244中偏移区域271上的部分)。利用该绝缘膜，可以抑制电荷保持膜积累的电荷的耗散，得到保持特性良好的存储元件。

通过控制硅氮化膜2242的膜厚，以及将硅氮化膜2242下的绝缘膜(硅氧化膜2244中偏移区域271上的部分)的膜厚控制为一定，可以将从半导体衬底2 11的表面到电荷保持膜中积累的电荷的距离大致保持为一定。也就是，能够将从半导体衬底211的表面到电荷保持膜中积累的电荷的距离，控制在从硅氮化膜2242下的绝缘膜的最小膜厚值，到硅氮化膜2242下的绝缘膜的最大厚度值与硅氮化膜2242的最大膜厚值的和之间。这样，可以大致控制由于硅氮化膜2242积累的电荷产生的电力线密度，使存储元件的存储效果的大小偏差非常小。

也可以如硅氮化膜2242那样形成上述第1、第2存储器功能体261、262的水平区域281。

第3参考例

本发明第3参考例的半导体存储装置的存储器功能体262，作为电荷保持膜的硅氮化膜242，如图13所示，是大致均匀的膜厚，具有相对于栅极绝缘膜214的表面大致平行配置的水平区域281，以及相对于栅电极217的侧面大致平行配置的垂直区域282。

在栅电极217施加正电压时，存储器功能体262中的电力线如箭头283所示，2次通过硅氮化膜242。具体地说，上述电力线通过硅氮化膜242的垂直区域282后，再通过硅氮化膜242的水平区域281。在栅电极217上施加负电压时，电力线的方向为相反一侧(与箭头283反方向)。这里，硅氮化膜242的电导率约为6，硅氧化膜241、243的电导率约为4。因此，与仅存在水平区域281的情况相比，垂直区域282和水平区域281都存在时，在电力线(箭头283)方向的存储器功能体262的实际电导率变大，可以使电力线两端的电位差更小。也就是为了增强偏移区域271的电场，使用在栅电极217上施加电压的较多部分。

重写动作时，电荷注入到硅氮化膜242是由于偏移区域271的电场引入发生的电荷。因而，通过硅氮化膜242包含垂直区域282，则重写动作时注入到存储器功能体262的电荷增加，重写速度加大。

当硅氧化膜243的部分也是硅氮化膜时，也就是，电荷保持膜相对于与栅极绝缘膜214的表面对应的高度不均等时，电荷向硅氮化膜的上方向移动显著，保持特性恶化。

电荷保持膜，替代硅氮化膜，最好由电导率非常大的氧化铪等高电介质形成。

存储器功能体最好还含有隔离大致平行于栅极绝缘膜表面的电荷保持膜和沟道区域(或者阱区域)的绝缘膜(硅氧化膜241中偏移区域271上的部分)。利用该绝缘膜，可以抑制电荷保持膜积累的电荷的耗散，进一步提高保持特性。

存储器功能体最好还含有隔离栅电极和在大致平行于栅电极侧面的方向延伸的电荷保持膜的绝缘膜(与硅氧化膜241中栅电极217连接的部分)。利用该绝缘膜，从栅电极向电荷保持膜注入电荷防止电特性变化，能够提高存储元件的可靠性。

与上述第2参考例一样，最好将硅氮化膜242下的绝缘膜(硅氧化膜241中偏移区域271上的部分)的膜厚控制为大致一定，将配置在栅电极侧面上的绝缘膜(与硅氧化膜241中栅电极217连接的部分)的膜厚控制为一定。这样，可以大致控制由硅氮化膜242积累的电荷发生的电力线的密度，防止电荷漏泄。

第4参考例

本发明的第4参考例，对于半导体存储装置的存储元件的栅电极、存储器功能体以及源极/漏极区域间距离的最佳化，予以说明。

如图14所示，A是在沟道长方向切断面的栅电极长，B是源极/漏极区域间的距离(沟道长)，C是从一个存储器功能体一端到另一个存储器功能体一端的距离，也就是，从具有保持在沟道长方向切断面的一个存储器功能体内电荷的功能膜的一端(与栅电极离开的一侧)到具有保持另一个存储器功能体内电荷的功能膜的一端(与栅电极离开的一侧)的距离。

这种存储元件，最好A＜C。通过满足这种关系，则在沟道区域中栅电极217下的栅电极下区域和第1、第2扩散区域212、213之间存在偏移区域271。这样，利用在第1、第2存储器功能体261、262的硅氮化膜242积累的电荷，在整个偏移区域271，反转容易性有效变动。因此，存储效果增大，特别是实现了读出动作的高速化。

当栅电极217和第1、第2扩散区域212、213偏移时，也就是A＜B成立时，在栅电极217施加电压时的偏移区域的反转容易性，将由于存储器功能体积累的电荷量，变化很大，则存储效果增大，并可减低短沟道效应。

但是，在出现存储效果的范围内，也可以不一定存在偏移区域271。在不存在偏移区域271时，若第1、第2扩散区域212、213的杂质浓度足够稀薄，在第1、第2存储器功能体261、262的硅氮化膜242，也能发现存储效果。

如图11所示，硅氮化膜242的至少一部分若不与源极/漏极区域(第1、第2扩散区域212、213)重叠，由于事实上难以得到存储功能，因此希望B＜C。

因而，最好是A＜B＜C。

图14的存储元件，实质上具有与上述第2参考例的存储元件同样的构成。

第5参考例

本发明第5参考例的半导体存储装置的存储元件，如图15所示，除了将上述第2参考例的半导体衬底作为SOI衬底以外，实质上具有同样的构成。

该存储元件，在半导体衬底286上形成埋入氧化膜288，并在其上形成SOI层。在SOI层内形成第1、第2扩散区域212、213，其以外的区域为体区域287。

利用该存储元件，也可以发挥与上述第2参考例的存储元件同样的作用效果。并且，由于能够显著减小第1、第2扩散区域212、213与体区域287的结电容，则可以实现元件高速化和低消耗电力化。

第6参考例

本发明第6参考例的半导体存储装置的存储元件，如图16所示，邻接N型第1、第2扩散区域212、213的沟道侧，除了追加P型高浓度区域291以外，实质上具有与上述第2参考例的存储元件同样的构成。

赋予P型高浓度区域291P型的杂质(例如硼)浓度，高于赋予栅电极下区域292P型的杂质浓度。赋予P型高浓度区域291P型的杂质浓度，例如5×10¹⁷～1×10¹⁹cm^-3是适当的。栅电极下区域292的P型的杂质浓度，例如可以为5×10¹⁶～1×10¹⁸cm^-3。

这样，通过设置P型高浓度区域291，则第1、第2扩散区域212、213与半导体衬底211的结，在第1、第2存储器功能体261、262的正下方突变。因此，在写入和消去动作时易于发生热载流子，可以降低写入动作和消去动作的电压，或者使写入动作和消去动作高速度。并且，由于栅电极下区域292的杂质浓度较为稀薄，则存储器在消去状态时的阈值较低，漏极电流变大。因此，读出速度提高。因而，重写电压较低或重写速度较高，而且可以得到读出速度较高的存储元件。

图16中，源极/漏极区域(第1、第2扩散区域212、213)附近，在第1、第2存储器功能体261、262下(不是栅电极217的正下方)，通过设置P型高浓度区域291，则作为存储元件全体的阈值显著上升。该上升程度，与P型高浓度区域291在栅电极217正下方的情况相比，显著增大。当在第1、第2存储器功能体261、262写入的电荷(当存储元件是N沟道型时为电子)进行积累时，其差别更大。另一方面，当在第1、第2存储器功能体261、262积累足够的消去电荷(当存储元件是N沟道型时为空穴)时，作为存储元件全体的阈值，降低到由沟道区域的栅电极217下的区域(栅电极下区域292)的杂质浓度决定的阈值。也就是，消去时的阈值不依存于P型高浓度区域291的杂质浓度，另一方面写入时的阈值受到非常大的影响。因而，通过将P型高浓度区域291配置在存储器功能体下源极/漏极区域(第1、第2扩散区域212、213)附近，则仅写入时的阈值非常大地变动，可以显著增大存储效果(写入时与消去时的阈值之差)。

第7参考例

本发明第7参考例的半导体存储装置的存储元件，如图17所示，除了隔离作为电荷保持膜的硅氮化膜242和P型半导体衬底211的沟道区域或阱区域的绝缘膜(对于硅氧化膜241，与半导体衬底211连接的部分)的厚度T1比栅极绝缘膜214的厚度T2较薄之外，实质上具有与上述第2参考例同样的构成。

上述栅极绝缘膜214，根据存储元件重写动作时的耐压要求，栅极绝缘膜214的厚度T2存在下限值。然而，上述绝缘膜的厚度T1，不考虑耐压要求，可以比栅极绝缘膜214的厚度T2薄。

该存储元件，对于绝缘膜的厚度T1的设计自由度较高，其理由如下。

若根据该存储元件，隔离上述硅氮化膜242和半导体衬底211的沟道区域或阱区域的绝缘膜，并未被栅电极217和半导体衬底211的沟道区域或阱区域夹持。因此，在隔离上述硅氮化膜242和半导体衬底211的沟道区域或阱区域的绝缘膜上，在栅电极217和半导体衬底211的沟道区域或阱区域间起作用的高电场没有直接作用，而是来自栅电极217在横方向扩展的较弱电场起作用。其结果，可以不考虑上述绝缘膜(在硅氧化膜214，与半导体衬底211连接的部分)的耐压要求，可以使厚度T1比厚度T2薄。通过使厚度T1较薄，则向第1、第2存储器功能体261、262的电荷注入容易，可以降低写入动作和消去动作的电压，或者，可以高速进行写入动作和消去动作，并且，在硅氮化膜242积累电荷时，由于在半导体衬底211的沟道区域或阱区域感应的电荷量增加，则能加大存储效果。

然而，第2存储器功能体262中的电力线，如图13的箭头284所示，是未通过硅氮化膜242的较短的电力线。由于在这样短的电力线上电场强度较大，则沿该电力线的电场在重写动作时具有很大作用。通过使厚度T1较薄，硅氮化膜242移动到图的下侧，箭头284方向的电力线通过硅氮化膜。因此，沿箭头284方向电力线的第2存储器功能体212中的实效电导率变大，可使电力线两端的电位差更小。因而，为了增强偏移区域的电场，使用在栅电极217上施加电压的较多部分，实现了写入动作和消去动作的高速度。说明省略，但在第1存储器功能体261中，电力线与图13一样。

对此，例如，作为闪速存储器代表的EEPROM，隔离浮动栅和沟道区域或阱区域的绝缘膜，由于被栅电极(控制栅极)和沟道区域或阱区域夹持，则来自栅电极的高电场能够直接作用。因此，对于EEPROM来说，隔离浮动栅和沟道区域或阱区域的绝缘膜厚度受到限制，阻碍了存储元件功能的最佳化。

从上述可见，通过使T1＜T2，能够不降低存储元件的耐压性能，降低写入动作和消去动作的电压，或者使写入动作和消去动作高速度，进一步增大存储效果。上述绝缘膜的厚度T1，在制造加工中的均匀性和膜质可以维持一定的水准，而且，作为保持特性不会极端劣化的限度，最好是0.8nm或以上。

具体地说，例如在设计规则高的高耐压是必要的液晶驱动器LSI时，为了驱动液晶面板TFT(薄膜晶体管)，必须最大15～18V的电压。因此，通常不可能使栅极氧化膜214薄膜化。液晶驱动器LSI中，当作为图象调整用混载本参考例的非易失性存储器时，本参考例的存储元件，可以独立于栅极绝缘膜厚度，对厚度T1进行最佳设计。例如，对于栅电极长(字线宽)为250nm的存储单元，可以分别设定T1＝20nm，T2＝10nm，实现写入效率好的存储单元。

上述绝缘膜的厚度T1即使比通常逻辑晶体管厚也不会发生短沟道效应，其理由是因为源极·漏极区域(第1、第2扩散区域212、213)相对于栅电极217进行了偏移。

第8参考例

本发明第8参考例的半导体存储装置的存储元件，如图18所示，除了隔离作为电荷保持膜的硅氮化膜242和P型半导体衬底211的沟道区域或阱区域的绝缘膜(硅氧化膜241中，与半导体衬底211连接的部分)的厚度T1比栅极绝缘膜2214的厚度T2较厚之外，具有实质与上述第2参考例同样的构成。

根据防止上述存储元件短沟道效应的要求，栅极绝缘膜214的厚度T2存在上限值。然而，上述绝缘膜的厚度T1，不考虑防止短沟道效应的要求，可以比栅极绝缘膜214的厚度T2厚。也就是，当精细化定标(scaling)进展时(栅极绝缘膜214的薄膜化进行时)，由于可以独立于栅极绝缘膜厚对隔离硅氮化膜242和沟道区域或阱区域的绝缘膜厚度T1进行最佳设计，则第1、第2存储器功能体261、262具有没有定标障碍的功效。

在上述存储元件中，如上述那样对厚度T1的设计自由度较高的理由。如前所述，即隔离硅氮化膜242和P型半导体衬底211的沟道区域或阱区域的绝缘膜，未被栅电极217和沟道区域或阱区域夹持。其结果，可以不管相对于栅极绝缘膜214的短沟道效应防止的要求，设定厚度T1比厚度T2厚。

通过使厚度T1较厚，则可防止第1、第2存储器功能体261、262积累的电荷耗散，改善存储器的保持特性。

因此，通过设定T1＞T2，则可以改善不使存储元件的短沟道效应恶化的保持特性。

上述绝缘膜的厚度T1，考虑重写速度的降低，最好是20nm或以下。

作为闪速存储器代表的现有非易失性存储器，选择栅电极构成写入消去栅电极，对应于该写入消去栅电极的栅极绝缘膜(内包浮动栅)兼用电荷积累膜。因此，由于精细化(为了抑制短沟道效应，必须薄膜化)的要求与确保可靠性(为了抑制保持电荷的漏泄，隔离浮动栅和沟道区域或阱区域的绝缘膜厚度不可能薄膜化到7nm或以下)的要求是相反的，难于精细化。实际上，根据ITRS(International Technology Roadmap for Semiconductors)，并未将物理栅极长的精细化为0.2微米以下作为目标。

对此，本参考例的存储元件，如上所述，通过可以分别设计厚度T1和厚度T2，则与非易失性存储器相比，可以精细化。

例如，对于栅电极长(字线宽)45nm的存储单元，分别设定T2＝4nm，T1＝7nm，可以实现不发生短沟道效应的存储元件。即使设定T2比通常的逻辑晶体管较厚，短沟道效应也不会发生的理由是：相对于栅电极217，源极/漏极区域(第1、第2扩散区域212，213)进行了偏移。

本参考例的存储元件，由于相对于栅电极217，源极/漏极区域进行了偏移，则与通常的逻辑晶体管比较，更容易精细化。

也就是，由于在第1、第2存储器功能体261、262的上部不存在辅助写入、消去的电极，则在隔离硅氮化膜242和P型半导体衬底211的沟道区域或阱区域的绝缘膜上，在辅助写入、消去的电极和沟道区域或阱区域之间起作用的高电场不会直接作用，仅是来自栅电极217在横方向扩展的较弱电场起作用。因此，对于相同的加工精度，可以实现保有与逻辑晶体管的栅极长相同程度以上的精细化的栅极长的存储元件。

第9参考例

本发明的第9参考例，涉及进行半导体存储装置的存储元件重写时的电特性变化。

图19表示当N沟道型存储元件的存储器功能体中电荷量变化时，漏极电流Id对栅极电压Vg的特性(实测值)。图19中，实线表示消去状态的漏极电流Id与栅极电压Vg的关系，虚线表示写入状态的漏极电流Id与栅极电压Vg的关系。

从图19可见，从实线所示的消去状态进行写入动作时，不仅阈值简单上升，特别是在子阈值区域图形斜度显著减少。因此，即使在栅极电压Vg比较高的区域，消去状态与写入状态的漏极电流变大。例如，即使在Vg＝2.5V，电流比保持2位以上。该特性与图32所示闪速存储器的情况大不相同。

该特性的出现，是由于栅电极和扩散区域偏移，栅极电场难以达到偏移区域而引起的特有现象。存储元件在写入状态时，即使在栅电极施加正电压，在存储器功能体下的偏移区域，反转层也极难形成。这就是在写入状态下子阈值区域的Id-Vg曲线斜度小的原因。

另外，存储元件在消去状态时，在偏移区域感应高密度的电子。当栅电极施加OV时(也就是截断状态时)，在栅电极下的沟道不会感应电子(因此截断电流小)。这就是在消去状态下子阈值区域的Id-Vg曲线斜度变大，并且在阈值以上的区域电流增加率(电导)也变大的原因。

从上述可见，上述第1参考例～第9参考例的存储元件，可以使写入时与消去时的漏极电流比特别大。

第1实施方式

图20表示本发明第1实施方式的存储元件的概略断面图。图20中，与图8所示第2参考例的构成部分相同的构成部分，附与与图8的构成部分相同的参照号码，省略说明，或者简单说明。

本发明第1实施方式的存储元件，如图20所示，具有：半导体衬底211；在半导体衬底211上形成的栅极绝缘膜214；在栅极绝缘膜214上形成单一的栅电极217；在栅电极217的一个侧面形成的第1存储器功能体261；在栅电极217的另一个侧面形成的第2存储器功能体262；在半导体衬底211的栅电极217侧的表面部形成的P型沟道区域472；在沟道区域472的一个侧面形成的N型第1扩散区域212；在沟道区域472的另一个侧面形成的N型第2扩散区域213。

上述第1、第2存储器功能体261、262分别具有：具备捕获电荷的能级的硅氮化膜242；夹持硅氮化膜242并具有防止电荷保持膜积累的电荷耗散的能力的硅氧化膜241、243。也就是，上述第1、第2存储器功能体261、262都有保持电荷的功能。

上述沟道区域472由位于第1、第2存储器功能体261、262下的偏移区域401，以及位于栅电极217下的栅电极下区域402构成。偏移区域401形成于栅电极下区域402两侧。更详细地说，偏移区域401形成于沟道区域472与第1、第2存储器功能体261、262的界面附近的沟道区域472。另一方面，栅电极下区域402形成于沟道区域472与栅极绝缘膜214的界面附近的沟道区域472。赋予偏移区域401P型导电型的杂质浓度，与赋予栅电极下区域402P型导电型的杂质浓度相比，有效变稀薄。

本实施方式中，半导体衬底211是半导体层的一例，偏移区域401是第1区域的一例，栅电极下区域402是第2区域的一例。

这样，本实施方式的存储元件与图8第2参考例的存储元件的不同点是具有沟道区域472。更详细地说，本实施方式的存储元件与图8第2参考例的存储元件的不同点是：在第1、第2存储器功能体261、262下形成偏移区域401；在栅电极217下形成栅电极下区域402；赋予偏移区域401P型导电型的杂质浓度，与赋予栅电极下区域402P型导电型的杂质浓度相比，有效变稀薄。换言之，本实施方式的存储元件，将上述第2参考例中沟道区域272替换为沟道区域472。

图21表示上述第2参考例的存储元件反复进行写入动作和消去动作时，消去动作后的漏极电流与重写次数的关系。

上述第2参考例的存储元件，在进行10⁵次由写入动作和消去动作构成的一系列重写动作后，消去动作后的漏极电流，约为进行重写动作前的1/10。这样，当消去动作后的漏极电流减少时，存储窗(memroy window，消去动作后的漏极电流与写入动作后的漏极电流之差)也减少了。因此，随着重写次数的增加，存储窗减少，导致读出速度降低。或者，为了维持所定的读出速度，要限制重写次数。

图21所示重写动作的反复导致的漏极电流的减少，认为是由于硅氧化膜和半导体衬底的界面发生的界面能级、硅氧化膜中发生的电荷陷阱、硅氮化膜中残留的电子等，引起了子阈值系数的恶化和相互电导的降低。

图22表示本实施方式的存储元件反复进行写入动作和消去动作时，消去动作后的漏极电流和重写次数的关系。

本实施方式的存储元件，进行10⁵次由写入动作和消去动作构成的一系列重写动作后，消去动作后的漏极电流约为进行重写动作前的75％。也就是，本实施方式的存储元件，消去动作后的漏极电流的减少率大幅度改善了约25％。

本实施方式的存储元件，反复进行重写动作前的消去动作后的漏极电流值，与上述第2参考例的存储元件相比，大幅度增加。具体地说，上述第2参考例的存储元件，反复进行重写动作前的消去动作后的漏极电流是48μA，对此，本实施方式的存储元件，反复进行重写动作前的消去动作后的漏极电流为123μA。

从以上结果可见，由于设置了沟道区域472，抑制了重写引起的存储窗的减少，所以读出速度提高，重写次数增加。

由于采用图20所示的构造，不仅可以抑制重写动作反复进行引起的劣化，还能抑制因制造工艺引起的偏移量偏差导致的特性偏差。这里，上述制造工艺引起的偏移量偏差，是因为栅电极侧壁膜厚的偏差，以及退火条件的偏差引起的杂质扩散的偏差。并且，上述特性偏差，还是读出动作时漏极电流(读出电流)的偏差。因此，即使存在上述制造工艺偏差引起的偏移量偏差时，也可以抑制特性偏差。因而，能够提高半导体存储装置的成品率。

所谓设置与栅电极下区域402相比杂质浓度稀薄的偏移区域401，意味着使沟道区域的存储器功能体下的部分的杂质浓度与沟道区域的栅电极下的部分的杂质浓度相比，较为稀薄。为了抑制重写动作反复进行引起的存储元件劣化，并保持存储元件的其他特性良好，重要的是不是在整个沟道区域设置杂质浓度稀薄的区域，而大致仅在存储区域的存储器功能体下的部分设置杂质浓度稀薄的区域。也就是，最好在沟道区域的栅电极下的部分保留了杂质浓度不稀薄的区域。当在整个沟道区域设置杂质浓度稀薄的区域时，由于消去动作后的存储元件的阈值过低，则关断泄漏(off-leakage)增大。当关断泄漏增大，在使存储元件集成化实现存储单元阵列时，与位线连接的存储元件数量受到限制。并且，由于短沟道效应恶化，则存储元件的精细化困难。因此，是阻碍了半导体存储装置的高密度化的因素。所以，杂质浓度稀薄的区域最好仅大致设置在存储器功能体下的部分。

本实施方式中，采用了由偏移区域401和栅电极下区域402构成的沟道区域472，但也可以采用从扩散区域侧的区域向栅极绝缘膜下的区域杂质浓度逐渐增加的沟道区域。也就是，也可以采用从沟道区域与扩散区域的PN结向栅极绝缘膜下的区域P型杂质的浓度有效变浓的沟道区域。即使采用这样的沟道区域时，也可以得到与本实施方式的存储元件同样的效果。

以下，对于在图20的存储元件中设置从扩散区域侧的区域向栅极绝缘膜下的区域杂质浓度逐渐增加的沟道区域的情况，予以说明。

图23表示在图20的A-A线的有效浓度轮廓图的模拟结果的一例。这里，所谓有效浓度在设定赋予N型导电型的杂质浓度为N_D，赋予P型导电型的杂质浓度为N_A时，是指|N_D-N_A|。图23中，箭头S表示的范围内位置对应于第1扩散区域212内的位置。图23中，箭头O表示的范围内位置对应于偏移区域内的位置，箭头G表示的范围内位置对应于栅电极下区域内的位置。也就是，图23中，箭头O和箭头G表示的区域对应于沟道区域。并且，图23中，纵轴表示有效的杂质浓度，箭头S表示的区域为N型，箭头O和箭头G表示的区域为P型。

从图23可知，赋予沟道区域P型导电型的杂质浓度N_A，从沟道区域与第1扩散区域212的PN结向栅极绝缘膜214下的区域逐渐变浓。未予图示，但即使从沟道区域与第2扩散区域213的PN结向栅极绝缘膜214下的区域，赋予沟道区域P型导电型的杂质浓度N_A逐渐变浓。

图24表示在图20的B-B线的有效浓度轮廓图的模拟结果的一例。

从图24可知，赋予沟道区域P型导电型的杂质有效浓度，随其深度逐渐变浓。也就是，在上述沟道区域的第2存储器功能体262下的部分，第2存储器功能体262侧最表面的杂质浓度N_A有效变为最稀薄。未予图示，但即使在上述沟道区域的第1存储器功能体261下的部分，第1存储器功能体261侧最表面的杂质浓度N_A有效变为最稀薄。

图20所示存储元件的沟道区域杂质浓度分布，在栅电极217的电位与第1、第2扩散区域212、213的电位相等时，也就是在截断状态时，最好设定成沟道区域472的第1、第2存储器功能体261、262下的部分(偏移区域401)耗尽化。这时，在半导体衬底211与第1、第2扩散层域212、213的PN结形成的耗尽层，以及在栅电极217下形成的耗尽层，通过偏移区域401(半导体衬底211和第1、第2存储器功能体261、262界面附近的区域)连接。这种状态的杂质分布，赋予P型杂质浓度的杂质浓度N_A和赋予N型导电型的杂质浓度N_D在偏移区域401附近大致相等时(在偏移区域401附近，有效杂质浓度与栅电极下区域402相比较稀薄)，可以实现。在这样的条件下，能够充分得到提高读出速度、增加重写次数、成品率提高的效果。

在图20的存储元件设置从扩散区域侧的区域向栅极绝缘膜下区域杂质浓度逐渐增加的沟道区域的情况下，当沟道区域的杂质浓度分布使栅电极217的电位与第1、第2扩散区域212、213的电位相等时，最好设定成沟道区域的第1、第2存储器功能体下的部分(偏移区域401)的至少一部分耗尽化。

上述实施方式中，可以使赋予偏移区域401的各部分P型导电型的杂质浓度大致相同。并且，也可以使赋予栅电极下区域402的各部分P型导电型的杂质浓度大致相同。

第2实施方式

图25表示本发明第2实施方式的存储元件概略断面图。图25中，与图20所示第1实施方式的构成部相同的构成部，附与与图20的构成部相同的参照号码，省略说明。

本实施方式的存储元件与图20第1实施方式的存储元件的不同是：在偏移区域401的正下方设置P型区域403。赋予区域403P型导电型的杂质浓度，与赋予栅电极下区域402P型导电型的杂质浓度相比，有效变浓。此外，区域403连接于偏移区域401的底部。该区域403是第3区域的一例。

图26表示在图25的C-C线的有效浓度轮廓图模拟结果的一例。

从图26可知，在第2存储器功能体262下位于第2扩散区域213侧方的部分，半导体衬底211的第2存储器功能体262侧的最表面的有效杂质浓度最为稀薄。并且，在上述部分，赋予P型导电型的杂质有效浓度，随深度逐渐增大，在深度0.05μm附近变为最大后，缓慢减少。在深度0.05μm附近，设置第2存储器功能体262下的区域403。未予图示，但在第1存储器功能体261下位于第1扩散区域212侧方的部分，有效杂质浓度显示与图26同样的变化。第1存储器功能体261下的区域403，也设置在从半导体衬底211的第2存储器功能体262侧的最表面起深度0.05μm附近。

通过在第1、第2存储器功能体261、262下设置该区域403，则在半导体衬底211内比较浅部分的PN结的电位倾斜度很陡，可以提高重写动作时热载流子的发生效率。因此，可以使重写动作反复进行引起的劣化的抑制以及高速重写动作并存。

从半导体衬底211的深度方向轮廓来看，与有效杂质浓度的峰值对应的深度，最好是距半导体衬底211与硅氧化膜241的界面10nm～80nm(0.01μm～0.08μm)。

若与有效的杂质浓度峰值对应的深度不足10nm时，则在沟道附近(最表面)难以使有效杂质浓度足够稀薄，不能充分抑制重写动作反复进行引起的劣化。

若与有效的杂质浓度峰值对应的深度超过80nm时，则在与有效杂质浓度峰值对应的深度附近发生的热载流子，在到达硅氮化膜242之前散乱，重写速度的下降将不可忽视。

因此，将与有效杂质浓度峰值对应的深度设定在10nm～80nm范围内，可以使重写动作反复进行引起的劣化的抑制以及高速重写动作充分并存。

以下，利用图27A、B，说明本实施方式存储元件的形成方法。已经概略说明了上述存储元件的大部分形成方法，以下主要说明形成偏移区域401和区域403的程序。

首先，利用公知的方法，如图27A所示，在P型半导体衬底3211上形成栅极绝缘膜214和栅电极217。

然后，在半导体衬底3211的栅电极217侧的全表面，注入赋予N型导电型的杂质411，以及注入赋予P型导电型的杂质412。这时，赋予N型导电型的杂质411，与赋予P型导电型的杂质412相比，注入较浅。

赋予N型导电型的杂质，例如是⁷⁵As⁺。⁷⁵As⁺可以按注入能量为1KeV～40KeV、注入量为5×10¹²～1×10¹⁴cm^-2的条件，注入到半导体衬底3211中。

赋予P型导电型的杂质，例如是¹¹B⁺。¹¹B⁺可以按注入能量为500eV～20KeV、注入量为5×10¹²～1×10¹⁴cm^-2的条件，注入到半导体衬底3211中。

最好是将作为赋予N型导电型的杂质一例的¹²²Sb⁺(锑)注入到半导体衬底3211中。由于锑的质量大，则扩散距离小，适合于减小半导体衬底3211的栅电极217侧的表面附近的有效杂质浓度。

并且，作为赋予N型导电型的杂质的一例通过采用¹²²Sb⁺，则有效杂质浓度的峰值可以在更浅的部分产生。其结果，对于抑制重写动作反复进行引起的劣化以及高速重写动作两者都可得到特别的效果。向半导体衬底3211内的杂质注入，栅电极217作为掩模，仅在栅电极217不存在时，进行自匹配注入。

上述杂质注入，可以在形成栅电极217后，在形成栅电极侧壁(第1、第2存储器功能体261、262)之前进行。图27A中，在半导体衬底3211的栅电极217侧的全表面形成硅氧化膜3241和硅氮化膜3242之后，进行上述注入。

在形成栅电极217后，若在未形成硅氧化膜3241的状态下进行杂质注入，由于抑制了杂质的深度方向分散，则有利于重写动作反复进行引起的劣化的抑制以及高速重写动作。

如图27A所示，若在硅氮化膜3242形成后进行杂质注入，由于可防止硅氧化膜243(参照图25或图27B)的污染，能抑制硅氮化膜242积累的电荷的耗散，提高存储元件的保持特性。

然后，如图27B所示，形成栅电极侧壁(第1、第2存储器功能体261、262)和第1、第2扩散区域212、213。若经过这些工艺处理，赋予N型导电型的杂质411和赋予P型导电型的杂质412进行扩散和激活，形成偏移区域401和区域403。

赋予N型导电型的杂质411，与赋予本来存在于半导体衬底3211内的P型导电型的杂质相抵消，使有效杂质浓度下降。

上述形成方法中，当仅将赋予N型导电型的杂质411注入到半导体衬底3211的栅电极217侧的全表面时，可以形成图20的第1实施方式的存储元件。

第3实施方式

图28表示本发明第3实施方式的存储元件的概略断面图。图28中，与图20所示第1实施方式的构成部相同的构成部，附与与图20的构成部相同参照号码，省略说明。

本实施方式的存储元件与图20的第1实施方式的存储元件的不同点是：在偏移区域401和栅电极下区域402的正下方设置P型区域404。赋予区域404P型导电型的杂质浓度，与赋予栅电极下区域402P型导电型的杂质浓度相比，有效变浓。区域404连接于偏移区域401和栅电极下区域402的底部。该区域404的第1、第2存储器功能体261、262下的部分是第3区域的一例。

本实施方式的存储元件的器件构造，与上述第2实施方式一样，可以同时实现由于重写动作反复进行引起的劣化的抑制，以及高速重写动作。

并且，由于在偏移区域401和栅电极下区域402设置区域404，有效地抑制了短沟道效应，所以容易实现存储元件的精细化。

第4实施方式

图29表示本发明第4实施方式的存储元件的概略断面图。图29中，与图25所示第2实施方式的构成部相同的构成部，附与与图25的构成部相同参照号码，省略说明。

本实施方式的存储元件与图25的第2实施方式的存储元件的不同点是：在第1、第2扩散区域212、213的正下方设置P型区域405。赋予区域405P型导电型的杂质浓度，与赋予栅电极下区域402P型导电型的杂质浓度相比，有效变稀薄。区域405连接于第1、第2扩散区域212、213的底部。该区域405是第4区域的一例。

本实施方式的存储元件，通过采用上述那样器件构造，可大幅度减少与第1、第2扩散区域212、213有关的结电容，所以可以高速进行读出动作。因此，能够实现重写动作反复进行引起的劣化的抑制，以及高速度的重写动作和读出动作。

第5实施方式

图30表示本发明第5实施方式的存储元件的概略断面图。图30中，与图20所示第1实施方式的构成部相同的构成部，附与与图20的构成部相同参照号码，省略说明。

本实施方式的存储元件与图20的第1实施方式的存储元件的不同点是：栅极绝缘膜包含高电介质膜(比硅氧化膜电导率大的电介质膜)。因此，本实施方式的存储元件，与第1实施方式的存储元件相比，更容易实现精细化。以下说明其理由。

本发明的半导体存储装置，存储器功能体与栅极绝缘膜独立形成。因此，可以使上述栅极绝缘体薄膜化，抑制短沟道效应，所以与现有的半导体存储装置相比，容易精细化。然而，由于上述栅极绝缘膜必须耐住重写动作时的电压，因此栅极绝缘膜的膜厚存在下限。该栅极绝缘膜膜厚的下限，规定本发明的半导体存储装置的精细化限度。

所以，本实施方式的存储元件，栅极绝缘膜483包含高电介质膜482。因此，可以如物理膜厚仍然较厚那样使栅极绝缘膜483的等效氧化膜厚(使用硅氧化膜实现同样静电容量时的硅氧化膜厚)变薄。

因此，使仍然保持上述栅极绝缘膜483的耐压的等效氧化膜厚变薄，即可抑制短沟道效应。其结果，可以使比现有的半导体存储装置容易精细化的本发明的半导体存储装置，进一步精细化。

本实施方式的存储元件，通过使栅极绝缘膜483含有高电介质膜482，栅极绝缘膜483的等效氧化膜厚度变薄(也就是，栅极绝缘膜483的静电容量变大)，可以使反转层电荷密度变大，所以与图20的第1实施方式的存储元件比较，能够大幅度增大消去动作后的漏极电流(读出电流)。因此，可以提高本实施方式的存储元件的读出动作速度。

上述栅极绝缘膜483可以由单层高电介质膜构成，但最好是由界面迁移层(低电介质膜)481和高电介质膜482的叠层膜构成。该高电介质膜482可以用例如铪化合物形成。上述界面迁移层(低电介质膜)481，可以采用例如硅氧化膜和硅氮化膜。

作为上述栅极绝缘膜483的材料选用铪化合物时，存储元件即使精细化也能够维持较高的电导率。这一点，铪化合物优于其他材料。

如上所述，通过使上述栅极绝缘膜483含有铪化合物，则即使存储元件精细化也可以维持较高的电导率，特别是对于精细的存储元件可以得到较高的漏极电流。该性质对于存储元件特别理想。以下说明其理由。

存储元件，由于消去动作降低了偏移区域401部分的阈值(偏移区域401部分的沟道电阻下降)，漏极电流增加。通过增加上述消去动作的时间，可使偏移区域401部分的沟道电阻更小，但不可能无限制地加大漏极电流。其原因是：随着上述偏移区域401部分的沟道电阻变小，栅电极下区域402部分的沟道电阻为主要电阻，限制了漏极电流。也就是，为了加大漏极电流，必须减小栅电极下区域402部分的沟道电阻。使用铪化合物即可实现该栅电极下区域402部分的沟道电阻的减低。也就是，采用铪化合物作为上述栅极绝缘膜483的材料时，即使存储元件精细化，由于栅电极下区域402的反转层电荷密度变大，也可以减小栅电极下区域402部分的沟道电阻。因此，通过将铪化合物作为上述栅极绝缘膜483的材料，在存储元件精细化情况下，也能够增大读出电流，使读出动作高速化。

并且，由于上述铪化合物热稳定性高，则与采用多晶硅栅极的工艺的亲和性较高。因此，通过使用铪化合物作为上述高电介质膜482的材料，制造工艺更容易。

所谓上述铪化合物可以是：铪氧化物(HfO₂)、铪硅酸盐(HfSiO、HfSiON)、铪铝氧化物(HfAlO)。各元素的比率，可按照能得到希望的特性，进行最佳化。例如，采用氧化铪作为栅极绝缘膜483的材料时，可以使栅极绝缘膜483的电导率较高(可使栅极绝缘膜的电导率例如为20)，能够扩大读出电流增大的效果。采用铪硅酸盐作为栅极绝缘膜483的材料时，更容易抑制与半导体衬底211的硅原子的反应，能够抑制漏泄电流。采用铪铝氧化物时，由于热稳定性更高，则制造工艺较为容易。

当上述栅极绝缘膜483由界面迁移层(低电介质膜)481和高电介质膜482的叠层膜构成时，在使栅极绝缘膜的等效氧化膜厚较薄的同时，可以将栅极绝缘膜483与半导体衬底211的界面保持在高等级。也就是，与高电介质和半导体衬底直接连接的情况相比，提高了电荷的移动度，能够抑制界面的劣化。因此，可以提高存储元件的读出动作速度，提高可靠性。

用氧化铪形成上述高电介质膜482，将界面迁移层481作为硅氧化膜时，例如，可以设定高电介质膜482为10nm，界面迁移层481为1nm，但膜厚并不限定于此。

上述第4实施方式中，界面迁移层481是第1绝缘膜的一例，高电介质膜482是第2绝缘膜的一例。

第6实施方式

图31表示作为本发明便携式电子设备器一个例子便携式电话的概略方框图。

上述便携式电话主要具有：控制电路511，电池512，RF(无线频率)电路513，显示部514，天线515，信号线516和电源线517。控制电路511中，组装了含有上述第1～第5实施方式的任一个存储元件的半导体存储装置。控制电路511最好是将同一构造的元件兼用作存储电路元件和逻辑电路元件的集成电路。这样，集成电路的制造较容易，特别能够降低便携式电子机器的制造成本。

这样，通过在便携式电子设备中采用了存储部和逻辑电路部的混载工艺简易、精细化容易、而且能够高速读出的半导体存储装置，提高了便携式电子设备的可靠性和动作速度，同时可以小型化，并能削减制造成本。

上述第1～第6实施方式中，使用了P型半导体衬底211，但也可以使用N型半导体衬底。当使用N型半导体衬底形成N沟道型存储元件时，可以在N型半导体衬底的栅电极侧的表面部形成P型阱区域，在该P型阱区域形成沟道区域。

上述第1～第6实施方式中，说明了N沟道型存储元件，但本发明并不限定于N沟道型存储元件。也就是，本发明的存储元件也可以是P沟道型。例如，对于第1～第6实施方式的存储元件的各构成部，可使导电型相反，也就是，将P型换成N型，而且，若N型换成P型时，即形成P沟道型存储元件。P沟道型存储器在元件，可以用于N型半导体衬底和P型半导体衬底的任一个。使用P型半导体衬底形成P沟道型存储元件时，可以在P型半导体衬底的栅电极侧的表面部形成N型阱区域，在该N型阱区域形成沟道区域。

可以将上述第1～第9参考例和上述第1～第6实施方式进行组合，作为本发明的半导体存储装置。例如，在第1～第9参考例的存储元件中，设置偏移区域401、栅电极下区域402和区域403～405的至少1个，作为本发明的一例。并且，也可以在第1～第6实施方式中使用上述第1～第9参考例的使用条件、设计条件和定义等。

本发明记载如上，但显而易见本发明可用多种方法进行变更。这种变更都不看作为脱离本发明的精神和范围，对于本领域技术人员而言明显的改良都理解为包含在以下权利要求范围内。

Claims (19)

1.一种半导体存储装置，其特征在于，

具有：

半导体层；

在上述半导体层上形成的栅极绝缘膜，

在上述栅极绝缘膜上形成的单一栅电极，

在上述栅电极的两侧形成、具有保持电荷的功能的存储器功能体；

在上述半导体层的上述栅电极侧表面部形成的第1导电型沟道区域，

在上述沟道区域的两侧形成的第2导电型扩散区域；

在上述沟道区域和上述存储器功能体的界面附近的上述沟道区域形成的第1导电型第1区域；

在上述沟道区域和上述栅极绝缘膜的界面附近的上述沟道区域形成的第1导电型第2区域，

赋予上述第1区域第1导电型的杂质的浓度有效地稀于赋予上述第2区域第1导电型的杂质的浓度相比。

2.一种半导体存储装置，其特征在于，

具有：

半导体层；

在上述半导体层上形成的栅极绝缘膜；

在上述栅极绝缘膜上形成的单一栅电极；

在上述栅电极的两侧形成、具有保持电荷的功能的存储器功能体；

在上述半导体层的上述栅电极侧表面部形成的第1导电型沟道区域；

在上述沟道区域的两侧形成的第2导电型的扩散区域，

赋予上述沟道区域第1导电型的杂质浓度，从上述沟道区域与上述扩散区域的PN结到接近上述栅极绝缘膜下的区域，有效地变浓。

3.一种半导体存储装置，其特征在于，

具有：

半导体层；

在上述半导体层上形成的栅极绝缘膜；

在上述栅极绝缘膜上形成的单一栅电极；

在上述栅电极的两侧形成、具有保持电荷的功能的存储器功能体；

在上述半导体层的上述栅电极侧表面部形成的第1导电型沟道区域；

在上述沟道区域的两侧形成的第2导电型扩散区域，

当使上述栅电极的电位与上述扩散区域的电位相等时，在上述沟道区域与上述扩散区域的PN结形成的耗尽层和在上述栅电极下形成的耗尽层，在上述沟道区域与上述存储器功能体的界面附近连接。

4.如权利要求1记载的半导体存储装置，其特征在于，

具有在上述第1区域下形成、与上述第1区域连接的第3区域，

赋予上述第3区域第1导电型的杂质的浓度有效地浓于赋予上述第2区域第1导电型的杂质浓度。

5.如权利要求4记载的半导体存储装置，其特征在于，

赋予上述第3区域的深度10nm～80nm的部分第1导电型的杂质的浓度有效地浓于赋予上述第3区域其他部分第1导电型的杂质的浓度。

6.如权利要求4记载的半导体存储装置，其特征在于，

具有在上述扩散区域下形成、与上述扩散区域连接的第4区域，

赋予上述第4区域第1导电型的杂质的浓度有效地稀于赋予上述第2区域第1导电型的杂质的浓度。

7.如权利要求1记载的半导体存储装置，其特征在于，

上述栅极绝缘膜包含具有比硅氧化膜的电导率大的电导率的电介质膜。

8.如权利要求2记载的半导体存储装置，其特征在于，

上述栅极绝缘膜包含具有比硅氧化膜的电导率大的电导率的电介质膜。

9.如权利要求3记载的半导体存储装置，其特征在于，

上述栅极绝缘膜包含具有比硅氧化膜的电导率大的电导率的电介质膜。

10.如权利要求7记载的半导体存储装置，其特征在于，

上述电介质膜由铪化合物构成。

11.一种半导体存储装置，其特征在于，

具有：

半导体层；

在上述半导体层上形成的栅极绝缘膜；

在上述栅极绝缘膜上形成的单一栅电极；

在上述栅电极的两侧形成、具有保持电荷的功能的存储器功能体；

在上述半导体层的上述栅电极侧表面部形成的第1导电型沟道区域；

在上述沟道区域的两侧形成的第2导电型扩散区域，

上述栅极绝缘膜包含第1绝缘膜，以及在上述第1绝缘膜上形成、比上述第1绝缘膜的电导率高的电导率的第2绝缘膜。

12.一种如权利要求1记载的半导体存储装置的制造方法，其特征在于，

形成上述栅电极后，将赋予第2导电型的杂质注入到上述半导体层后，形成上述存储器功能体。

13.一种如权利要求4记载的半导体存储装置的制造方法，其特征在于，

形成上述栅电极后，将赋予第1导电型的杂质注入到上述半导体层，同时，将赋予赋予第2导电型的杂质的杂质注入到上述半导体层后，形成上述存储器功能体，以浅于赋予上述第1导电型的杂质。

14.一种如权利要求12记载的半导体存储装置的制造方法，其特征在于，

赋予上述第2导电型的杂质是锑。

15.一种如权利要求13记载的半导体存储装置的制造方法，其特征在于，

赋予上述第2导电型的杂质是锑。

16.一种便携式电子设备，其特征在于，具有权利要求1记载的半导体存储装置。

17.一种便携式电子设备，其特征在于，具有权利要求2记载的半导体存储装置。

18.一种便携式电子设备，其特征在于，具有权利要求3记载的半导体存储装置。

19.一种便携式电子设备，其特征在于，具有权利要求11记载的半导体存储装置。

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