CN1701279A - 对0相位区域附加并行线以增强透明电场相移位掩模的方法 - Google Patents
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Abstract
一种将边界区域添加至界定有多边形0相位图案的平行边缘外侧的方法。该方法可降低光学距离校正(Optical Proximity Correction，OPC)需求，并改善集成电路的制造与图案化制造过程窗口。该方法亦可同时设置0相位与180相位的多边形宽度至特定尺寸，俾使光学距离校正易于分配。
Description
技术领域
本发明是关于集成电路及其制造方法，尤指产生相移位图案以改善闸极、区域、结构以及需要次名义尺寸(sub-nominal dimension)膜层(layer)的图案化。
背景技术
半导体装置或集成电路可包含有多数的装置，例如晶体管。特大规模集成电路(Ultra-large ULSI)可包含有互补金属氧化半导体(CMOS)场效应晶体管(FET)。尽管公知的系统与制造得于单一IC上制造多数的IC装置，其仍需要减少该IC装置形体的尺寸，因而得以增加单一IC上的装置数目。
对达到缩小IC装置尺寸的一个限制在于公知的光刻(lithography)能力。光刻是借以将图案或图像自一媒介转换至另一媒介的制造过程。公知IC光刻是利用紫外线(UV)感应光阻材料(photoresist)。紫外光通过一标线或掩模投射至该光阻材料以在一IC上产生装置图案化。公知IC光刻制造过程受限于其印刷小尺寸特征能力，例如接点、沟槽、多晶硅线路或门极结构。
一般而言，公知光刻制造过程(如投射光刻术及远紫外线(EUV)光刻术)并不具有足够分辨率与准确性去一贯地制造最小尺寸的微小形体。分辨率可能为一些包含有光绕射、透镜像差、机械稳定、分辨率污染阻障材料光学特性、阻障对比、阻障膨润、阻障热流等现象所不利地冲击。故而，该接点、沟槽、闸极、IC装置的临界尺寸受限于其所能达成的微小化程度。
例如一个集成电路设计形体尺寸约0.5微米或更小，该光学光刻技术的最佳分辨率需要该透镜系统最大能得到的数值孔径(numericalaperture，NA)。追求良好分辨率将损失焦距，反之亦然，因为该透镜系统电场深度是反比于该数值孔径且该集成电路表面无法达到光学性平整。因此，当最小可实行的尺寸在半导体制造过程中被减小时，将达到公知的光刻技术的限制。特别是当最小尺寸接近0.1微米时，传统光学光刻技术将无法有效运作。
为有效减小形体尺寸，集成电路制造建立一名称″相移位(phaseshifting)″的技术。在相移位中，由一光学平版印刷掩模的两相邻半透明区域所产生的破坏性干扰被用以在一光阻材料层上产生一未曝露区域。相移位利用光穿透掩模样品上半透明区域显示一波形特征现象，藉此该光自该掩模材料透射的位相为该光经由该掩模材料移动距离的函数。该距离等于该掩模材料厚度。
相移位促使一掩模所产生的图像质量增强。在该光阻材料层上需求的未曝露区域能够通过自具有该光穿透相邻孔径彼此相对180度转换之相位特性之相邻透明区域之光线平扰加以产生。通过该穿透其中光线的破坏性干扰，一深暗、未曝露区域将可形成于该光阻材料层沿该相移位区域边缘。
相移位掩模成为熟知且早已应用于不同结构，如B.J.Lin于1993年3月所提出″Phase-Shifting Masks Gain an Edge″，Circuits and Devices，pp.28-35。于上所描述的结构被称为交替相移位掩模(phase shift masking，PSM)。
相移位掩模界定出一相移位区域以延伸至超越作用层的作用区域。例如，通常该多晶硅剩余长度是由一电场或修整掩模所界定。然而，该方法并非不具有其问题，例如，当其自该相移位区域转变至该电场掩模区域，位于相移位掩模与电场光场间的校准补偿可能导致于该多晶硅线路链接或压缩。再者，由于该电场掩模被用以印刷超越该作用区域的多晶硅的密集、狭窄线路，该电场掩模变成如同该相移位掩模般关键性且精准的。
多晶硅的相移位图案化布局已被证明得为同时在制造与促使微小线路及狭窄间距。该些项目可更加强化所需线路宽度与间距缩减，然而其可能存在一些风险与混乱。
公知利用相移位图案化是通过仅移位最小需求尺寸的区域，通常该区域为该作用图案的多晶硅闸极或狭窄多晶硅(narrow poly)所完成。该远离作用区域的图案化多晶硅线路通常是以相似设计准则安排，而使该图案化多晶硅线路位于作用区域。如此，可使许多转换位于该相移位图案化与二元图案化(binary patterning)间。而转换区域可能导致线路宽度的损耗，并增加装置的漏损量。
现今另一作为多晶硅线路的相移位掩模(PSM)设计通常重点在于通过提供另一沿该闸极区域的相移位区域而使闸极(亦即该多晶硅与作用层的交会处)缩减。其中的另一PSM设计系美国专利第5,573,890号由Christopher A.Spence(为本申请的其中一位发明者)的″利用相移位掩模的光学光刻方法″所描述揭示，并转让给本申请的受让人。
一增强相移位方法被发展用以减低该转换区域并移动该些区域远离该作用边缘以加宽多晶硅或多晶硅图案的角落的以减小或避免冲击线路宽度该增强相移位方法的范例如美国专利申请号第09/772,577，于2001年1月30日由Todd P Lokanc(为本申请的其中一位发明者)提出，名为″相移位掩模系统及其方法″所描述揭示，并转让给本申请的受让人，于此合并提出作为参考。
Lokanc的专利申请说明书中描述二元及相位掩模界定出图案化的部分且必需具有良好控制的关键尺寸(最小线间尺寸)(criticaldimensions，CDs)。该相位掩模基本具有冗长狭窄开口以便于图案化但该二元掩模具与微小线路同样的微小开口于分离及密集区域。如此，该二元掩模的图案化可能复杂且此制造窗技术有所限制。同时于该单纯相(simple phase)与增强相(enhanced phase)方法中，其两者的掩模是关键的且具有不同最佳照度及图案化条件。
其它已知系统利用一节点为基础(node based)的方法取代一特定闸极(gate-specific)方法以产生一相分配，而对所有最小多晶硅所有几何结构施以相位移(同时在电场与门极)。该节点基础方法的二实例包含有例如：于1994年12月由Galan等人所提出的″Application ofAlternating-Type Phase Shift Mask to Polysilicon Level Random LogicCircuit″Jpn.J.Phys.Vol.33(1994)pp.6779-6784，以及由Liebmann等人所提出的美国专利第5,807,649号的″LITHOGRAPHIC PATTERNINGMTHOD AND MASK SET THEREFOR WITH LIGHT FIELD TRIMMASK″。
在该公知技术中，需要改良该透明电场相移位掩模及电场或修整掩模方法而简化且提升掩模实施信赖性及良好晶片图像。再者，其亦需要通过封闭相移位掩模形体以最小化变动或利用光学距离校正(Optical Proximity(OPC)。另外，亦需要产生相移位图案以改善闸极及其它需要次名义尺寸膜层的图案化。
发明内容
本发明的一典型实施例是关于将边界区域附加至界定多边形的0相位图案外侧平行边缘和180相位区域外侧边缘的技术。该技术能够减少对于光学距离校正的需求并改善集成电路的制造与图案化制造过程窗口。该技术亦可同时对于0相位及180相位的多边形宽度设定至特定尺寸，俾使该光学距离校正容易分配。
该技术的一典型实施例可有效帮助减小相位掩模图案像差影响(coma effect)。由于一透明电场相移位掩模非对称设计与修整，在一阵列中的分离线路(isolated lines)或最终线路(last line)将会更加对该像差影响及其它偏移(aberrations)产生影响。为减低该像差影响，一微小附加线路或边界区域被生成在该0相位结构的边缘。该线路宽度可相似于使用在相边界的宽度且足够细薄以不致直接印到晶片上。
本发明的一典型实施例是关于一种设计相移位掩模方法。该方法可包含有：识别相移位掩模的第一相位区域边缘，扩充该识别边缘相对侧边并与邻近关键性多晶硅区域(critical poly region)的第一相位区域侧边平行以界定出一线路，以及形成一沿该第一相位区域边缘线路的非透明线路，该线路相对且平行于邻近该关键性多晶硅区域的该第一相位区域侧边。该第一相位区域位于邻近一关键性多晶硅区域且该识别边缘不是该第一相位区域邻近该关键性多晶硅区域的边缘。
本发明另一典型实施例是关于一种产生相移位图案的方法，以改善闸极或其它层的图案。该方法可包含：界定关键性闸极区域，产生相位区域于该关键性闸极区域的任一侧边，分配相对相位极性至该关键性闸极相位区域的任一侧边上的相位区域，通过分配相位极性增强相位区域，界定很可能发生相转变的毁损区域，产生多边形以界定其它边缘与排除该界定的毁损区域，建构一边界区域于第一相位区域外侧以形成一铬(chrome)边缘，以及建构一边界线路沿一第二相位区域边缘。该第二相位区域边缘相对且与该第二相位区域邻近该关键性闸极五区域平行。
本发明的又一典型实施例是关于增强具有一沿0相位区域外侧边界线路透明电场相移位掩模。该方法包含有：分配相位极性至包含第一相位区域与第二相位区域的相位区域，界定该分配相位区域的边缘，建立第一边界围绕该第一相位区域的增加边缘，以及沿该第二相位区域边缘形成一非透明线路。该第二相位区域边缘相对且与该第二相位区域邻近一关键性多晶硅区域平行。
本发明的又一典型实施例是关于一掩模，其配置为用于集成电路制造过程。该掩模可包含：通过0相位区域的第一边缘与180相位区域的第一边缘所界定的关键性多晶硅区段，一位于该180相位区域的第二相位边缘外侧的铬边界，以及一位于该0相位区域的一平行边缘的非透明线路。该180相位区域的第二边缘不同于该180相位区域的第一边缘。该平行边缘不同于0相位区域的第一边缘。
本发明的其余特征与优点对于熟悉该项技艺者检视以下的附图、详细描述与对应的申请专利范围后将变得更为明显。
附图说明
以下所述的典型实施例将参照对应的附图，其中如相同数字所表示的相同组件，以及：
图1为一用以说明依据本发明实施例形成一相移位掩模的方法步骤流程图；
图2为一依据本发明实施例的相移位掩模设计顶视图；
图3为一依据本发明实施例的利用图2中相移位掩模设计的电场或修整掩模设计顶视图；以及
图4为一用以说明依据本发明实施例中由多晶硅线路所分离的180相位区域及一0相位区域的部分与对应的修整掩模区块示意图。
具体实施方式
图1中显示一流程图100，用以描述一相移位掩模(PSM)与一电场或修整掩模的组成或设计典型步骤。一套预先于相位掩模上所界定的0相位或180相位盒匣用以(boxes)识别一关键性多晶硅区段。该些0相位或180相位盒匣的产生可通过手绘、利用目前可获得的软件程序、或生成一最佳程序以界定该些盒匣。
在步骤110，一铬边界区域被形成于该相位掩模外侧预先界定的180相位盒匣的180相位盒匣边缘，该180相位盒匣并未界定一最终多晶硅图案化。该铬边界区域可由手绘或利用一计算机软件程序的任一者加以界定。其特点在于该铬边界区域可轻易检阅该掩模且易于图案化该项产生掩模的蚀刻步骤。在步骤120，所有未界定的区域(无论于该最终图案或180相位盒匣或铬边界区域)被界定为0相位。
在步骤130，一非透明线路被附加至该关键性多晶硅区段的相对平行边缘。附加此一非透明线路有助于最小图案化的问题，例如像差及其它相似问题。
在步骤140，该铬被图案化且蚀刻于掩模上。当铬部份界定程序或该铬被图案化后，一阻层被涂覆且该阻层部分系选择性移除于180相位部分所形成的区域。在一典型实施例中一超尺寸的180相位图案或一相位蚀刻盒匣被界定以允许该阻层被移除及蚀刻石英。该超尺寸的阻层图案覆盖住铬的任一开口以避免蚀刻。一干或湿蚀刻可用来在形成该180相位区域时蚀刻该石英至更小厚度。该180相位部分的形成与相位蚀刻盒匣将进一步描述于图2中。
在步骤150，修整掩模被形成有该最终多晶硅图案化外侧的铬边界区域的超尺寸的形体开口。该修整掩模开口超尺寸的原因在其尺寸区域稍大于该边界区域。一典型修整掩模如图3所示。
图2描述一相位掩模200的参照图1所述利用该制造过程加以成形或设计的顶视图。相位掩模200包含有多晶硅区域210、180相位区域220、0相位区域230、以及180相位边界区域240。多晶硅区域210(在图2中所描述的标记区域)为关键性多晶硅区段。180相位区域220与0相位区域230有助于界定多晶硅区域210并能够通过手工或用来设计相位掩模的计算机软件程序以生成该相位掩模。180相位边界区域240可形成于在该未界定有多晶硅图案的180相位区域220的外侧边缘。
相位掩模200亦可包含一界定于区域外侧区域250。在一典型实施例中，区域250(如图2所描述的部分)被分配为0相位。
相位蚀刻盒匣260(如图2所描绘的粗体虚线)为用于形成180相位区域220所界定图案的区域。其特点在于该相位蚀刻盒匣260位置被自我校准至铬图案以避免与原始铬图案相对应的蚀刻图案的不一致(misplacement)。在另一实施例中，其可能促使该蚀刻轮廓部分地为铬所覆盖以部分地藏匿该蚀刻轮廓。该部分藏匿的蚀刻轮廓允许侧壁轮廓有少许变化。
修整掩模开口270(如图2所描绘的标记线)在该电场或修整掩模应用时界定出一曝露区域。一典型修整掩模对应至修整掩模开口270，其描述于图3。
相位掩模200亦可包含非透明线路280位于该关键性多晶硅区域相对平行边缘。添加非透明线路280有助于最小化例如像差及其它相似等图案争议。一修整掩模对应至相位掩模200可包含开口于非透明线路的扩充区域上。
图3描述一电场或修整掩模300的顶视图。修整掩模300与图2所描述的相位掩模200一起作用。修整掩模300包含有对应至图2修整掩模开口270的开口310。
图4描述多晶硅线路400其分离180相位区域410及0相位区域420。一铬边界430位于沿180相位区域410边缘。一非透明线路440位于沿0相位区域420边缘。通过设置非透明线路440或一虚线路于该0相位区域边缘以加强对称性，因此，可改善掩模产生。再者，该图案可能对于像差(coma)及其它偏移(aberration)较为不敏感。
该铬边界430的材料得包括任何非透明材质的材料。其它任何为熟习满足相需求的技术人士所熟悉得适于做为非透明材料者均可被选为该铬边界430的材料。该铬边界430得具有近似于一极小值闸极的宽度或介于该0相位与180相位区域间的临界闸极所形成的宽度。
非透明线路440能有助于避免像差冲击或影响亦或临界尺寸(critical dimension，CD)的变化。非对称图案已经发现对于像差情况敏感。再者，于修整相移位掩模(trim phase shifting mask)的分离闸极(isolated gate)设计为非对称性。幸运的是，添加非透明线路440可使得设计变得更加对称，而有效帮助避免修整相移位掩模设计时分离闸极的像差(coma)情况。
幸运地，参照先前附图所描述的制造过程将可改善闸极宽度控制、线路端图案分辨率、以及该图案化过程窗口。再者，该过程可最小化该转换区域的数量，而使桥接(bridging)或捏缩(pinchig)得以可行。此外，该制造过程可促使该修整掩模部分相似于该相位掩模的关键部分，亦即于该铬掩模(或一沟槽中)有一相对狭窄开口。提供该关键性部分相似于该相位掩模具有一优点在于，使得该相位掩模的最佳照度状况更近似或相同于该修整掩模。借此，该操作者不需改变设定(亦即数值孔径、局部黏着、聚焦、或曝光等)。
当该典型实施例经由先前附图所揭示及描述后现在应更为清晰，其应可理解的是该些实施例仅为例示。例如，其余的实施例可包含不同用以产生相移位区域的技术。再者，本发明并非限定于一特定实施例，而可扩充至不同修正、组合与变更，而未脱离下述申请专利范围所涵盖的精神与技术范畴。
Claims (10)
1.一种设计相移位掩模方法，其包括：
确认相移位掩模的第一相位区域边缘，该第一相位区域位于邻近的关键性多晶硅区域，且该确认边缘不是与该关键性多晶硅区域相邻的该第一相位区域边缘；
扩充相对且平行至邻近于该关键性多晶硅区域的第一相位区域侧边的该确认区域的一侧以界定出一线路；以及
形成一非透明线路于沿该第一相位区域边缘相对且平行至邻近该关键性多晶硅区域的该第一相位区域侧边的线路上。
2.如权利要求1所述的方法，进一步包括：
确认一相移位掩模第二相位区域的边缘，该第二相位区域位于邻近该关键性多晶硅区域且该确认边缘不是与该关键性多晶硅区域相邻的该第二相位区域边缘；
扩充该确认边缘以界定出一沿着该第二相位区域边缘的第二线路；以及
在该第二线路形成铬以形成一沿着该第二相位区域边缘的铬边界。
3.如权利要求1所述的方法，进一步包括：
分配相位极性至该第一相位区域；
界定该第一相位区域边缘；
建立一围绕该界定区域的边界；以及
分配区域于该所建立边界的外侧使其具有0相位。
4.如权利要求3所述的方法，其中，分配该第1相位区域和第2相位区域使彼此相差180度相角。
5.一种产生相移位图案以改善闸极及其它层级图案化的方法，其包括：
界定关键性闸极区域；
生成相位区域于该关键性闸极区域的任一侧；
分配相对相位极性至该关键性闸极区域任一侧的相位区域；
通过分配相位极性增强相位区域；
界定相位转换有可能发生的毁损区域；
产生多边形以界定其余边缘且排除该所界定的毁损区域；
在第一相位区域外侧建构一边界区域以形成一铬边缘；以及
沿着第二相位区域的边缘建构一边界线路，该边缘相对且平行邻近该关键性闸极区域的第二相位区域侧边。
6.如权利要求5所述的方法，进一步包括：
修正违反设计准则的部分；以及
提供近似光学与相位区域制造过程修正以产生合适的图案。
7.如权利要求5所述的方法，进一步包括：
产生修整掩模以移除在该需求图案外侧的第一相位区域与第二相位区域间的非需求图案。
8.如权利要求7所述的方法，其中，所述产生修整掩模是由超尺寸的边界与毁损区域来完成。
9.一种配置用于集成电路制造过程的掩模，该掩模包括：
关键性多晶硅区段，其由0相位区域的第一边缘与180相位区域的第一边缘所界定；
铬边界区域，其位于该180相位区域的第二边缘外侧，该180相位区域的第二边缘不同于该180相位区域的第一边缘，其中，该铬边界区域包含非透明材料；以及
非透明线路，其位于该0相位区域的平行边缘，该平行边缘不同于该0相位区域的第一边缘。
10.如权利要求9所述的掩模，进一步包括：
一区域，其位于具有0相位的界定区域的外侧。
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