CN1697482A - 数字电视音视频解码系统芯片 - Google Patents

Abstract

本发明公开了一种数字电视音视频解码系统芯片，该芯片主要由CPU，条件接收模块、音视频解码器、视频后处理模块、音视频输出模块、总线及时钟管理、外部存储控制器，通用接口等组成，它们主要通过系统总线和通用总线进行数据的交互。本发明的数字电视音视频解码系统芯片对系统频率要求低，在系统时钟54MHz时，即可实现正常的音视频解码。从而能达到低功耗、对SOC设计工艺要求低、实现高性价比的目的。另外，它具有丰富的接口功能和内嵌32位RISC CPU，非常有利于用户的二次开发，在功能扩展的同时，成本基本不变，从而增强了应用系统的竞争力。

Description

数字电视音视频解码系统芯片

技术领域

本发明涉及音视频多媒体处理、数字电视、机顶盒信源解码等领域，尤其涉及一种数字电视音视频解码系统芯片。

背景技术

目前，数字多媒体处理器芯片如数字电视音视频解码系统芯片的主要来源是国外厂商，如意法半导体(ST)、飞利浦(Philips)及富士通(Fujitsu)等国外大公司提供，典型的有ST公司的STi5518、STi5516及Fujitsu公司的MB87M2141等。该类芯片规模大、系统复杂、成本高。

我国数字媒体技术、应用及产业发展极为迅猛，已成为信息产业发展的亮点，前景十分广阔，但是国内数字电视及宽带产品市场芯片供应不足，目前国内只有很少几家公司能推出成熟的相关芯片。但还存在诸多问题，如CPU处理能力低，接口少等问题，导致在使用过程中无法进行进一步扩展开发。

发明内容

本发明的目的在于针对现有技术的不足，提供一种数字电视音视频解码系统芯片，该芯片性能高、成本低、扩展性强，内嵌32位RISC CPU，集成多种实用性外围接口，包括硬盘、网络、USB、SPI等，0.18um CMOS工艺，采用BGA256封装，工作频率可以到135MHz。

本发明为实现发明的目的采用的技术方案如下：一种数字电视音视频解码系统芯片，主要由CPU，条件接收模块、音视频解码器、视频后处理模块、音视频输出模块、总线及时钟管理、外部存储控制器和通用接口组成，它们主要通过系统总线和通用总线进行数据的交互。

进一步地，该芯片还包括用来管理CPU外部模块中断的中断控制器。

进一步地，所述条件接收模块包括：一解复用器，用于对指定的PID号，提取相应的传输流；一解扰器，用于对加密的传输流进行解扰，恢复出非加密的传输流；和一ES形成模块，用于对非加密的传输流进行解析，提取音视频基本流。

进一步地，所述音视频解码器包括：一视频解码模块，用于对MPEG2视频码流进行解析，通过时域解码和空域解码恢复图象；和一音频解码模块，用于对MPEG1，MPEG2的第一层和第二层的码流进行解析，提取码流中的相关信息，通过CRC检错，反量化，子带综合滤波等步骤恢复声音。

进一步地，所述音视频输出模块由音频输出模块、视频输出模块组成。

本发明的有益效果是：本发明的数字电视音视频解码系统芯片对系统频率要求低，在系统时钟54MHz时，即可实现正常的音视频解码。从而能达到低功耗、对SOC设计工艺要求低、实现高性价比的目的。另外，它具有丰富的接口功能和内嵌32位RISC CPU，非常有利于用户的二次开发，在功能扩展的同时，成本基本不变，从而增强了应用系统的竞争力。

附图说明

图1是本发明的系统结构框图；

图2是本发明的条件接收模块结构框图；

图3是本发明的视频解码结构框图；

图4是本发明的视频解码详细结构图；

图5是本发明的音频解码结构框图；

图6是本发明的视频后处理模块结构框图。

具体实施方式

下面根据附图和实施例详细说明本发明，本发明的目的和效果将更加明确。

本发明的数字电视音视频解码系统芯片采用可扩展的MASTER组和SLAVE组结构，实现了以MPEG2标准为基础的音视频处理结构。此芯片总体结构如图1所示。系统从脉宽调制器Tuner接收传输流(TS)，条件接收模块首先对传输流进行解扰解复用得到用户选择的节目所对应的传输流，然后进行解密处理分别分离出音频基本流和视频基本流。条件接收模块将解得的音频、视频基本流分别存储到SDRAM的音视频基本流缓冲区。音视频解码器检测到音视频基本流缓冲区中有数据后，通过总线从SDRAM中读入基本流分别进行解码。音频解码器将解得的PCM直接通过音视频输出模块输出。而视频解码器将解得的帧先存入SDRAM的视频帧缓冲区提供给视频解码器的运动补偿作为参考帧，然后通过视频后处理模块叠加上菜单等信息输入到音视频输出模块中的视频DAC输出模拟CVBS、Y/C或数字ITU-656格式。另外，通过丰富的外围接口，本发明的数字电视音视频解码系统芯片还可以扩展出很多功能。比如系统可以通过硬盘控制器，将条件接收模块中解得的传输流保存到硬盘中，实现硬盘录像功能。当然，也可以实现硬盘回放功能。

以下详细说明几个主要部件的功能及结构。

1、CPU

本芯片中CPU为32位RISC CPU，可采用杭州中天微系统有限公司的CK510，它的主要特点是：

(1)高性能的32位CPU，16位指令长度，7级流水线，完全对软件透明；

(2)高性能片上高速缓存；

(3)支持big endian和little endian；

(4)内部硬件调试模块支持片上硬件调试；

(5)支持快速中断，支持向量中断和自动向量中断；

(6)高度可配置性，指令cache和数据cache大小可变，相关组的个数可变。

为配合CPU更有效地工作，系统中还加入了中断控制器等部件。中断控制器用来管理CPU外部模块的中断，再向CPU发送中断请求和相应的中断号。CPU允许两层中断嵌套，普通中断和快速中断。

2、条件接收模块

条件接收模块由解复用器，解扰器和ES形成模块组成。如图2所示，系统接收到加密传输流，根据用户指定的节目，通过解复用器形成音视频加密流和程序流。程序流经PID滤波过滤出ECM、EMM消息，并通过智能卡控制器传送给智能卡。智能卡接收到ECM、EMM消息后，分别对其进行相关的处理，将授权写入智能卡的用户授权数据区，并根据授权条件及指定的密钥解出加扰控制字CW，同时将CW传送给本数字电视音视频解码系统芯片，芯片接收到CW后，将其传送给解扰器对音视频加密流进行解扰。并送出解扰后的包含音视频压缩信息的音视频清流，

解扰后的音视频清流数据经ES形成模块处理，恢复出音频、视频ES数据。恢复出的音视频ES数据保存到相应的缓存中，以供音视频解码器模块进行MPEG2解码。另外，条件接收模块在解扰后送出音视频清流的同时可以将清流进行录制，通过硬盘，实现节目的录放功能。

3、音视频解码器

音视频解码器由视频解码模块和音频解码模块组成。音视频解码模块分别从条件接收模块解得的基本流ES(Elementary Stream)数据缓存中读取相应码流，并分别进行解码。如图3所示，视频解码是通过空域(Spatial)解码、时域(Temporal)解码、重构(Reconstruction)等过程恢复出原始视频数据，并把这些数据写入到相应的存贮器中供视频输出或作预测参考图之用。视频解码模块的详细结构框图如图4所示，根据ISO/IEC13818-2标准，编码数据也就是上面提到的基本流ES，首先根据ISO/IEC13818-2提供视频流语法信息和变长编码表进行变长码解码，同时根据语法结构提取码流中所有的有效信息位。变长码解析后，根据游程编码原理进行反扫描，通过Z扫描或交替扫描方式恢复出编码过程中被量化的块矩阵。随后，通过反量化和反DCT恢复出各宏块DCT编码前的矩阵值。从反扫描到反DCT，所有的操作可以归纳为图3中的空域解压部分。而时域解压也就是图4中的运动补偿部分，运动补偿是帧间预测的逆过程。运动补偿根据编码出来的码流中得到的运动矢量以及各种预测信息，由以前的解码图像中预测出当前帧的过程。通过预测出来的象素值与反DCT输出的数据组合，恢复出最终的解码样本，这样就完成了视频解码的整个过程。

音频解码模块由控制及码流提取、CRC检错、反量化和子带综合滤波等模块组成。条件接收模块分离出来的音频基本流或MP1，MP2音频文件先经过控制及码流提取模块，根据ISO/IEC11172-3的语法，提取所有相关信息，包括比特位分配、比例因子、采样等信息。同时根据音频层次的不同对码流的不同比特位进行CRC检错，CRC校验通过后，对采样信息进行反量化及子带综合滤波等一系列处理，恢复左右声道的PCM值。这是的PCM存入PCM缓冲区与视频同步，然后以I2S等数字格式直接输出，或以PCM格式送给音频DAC进行数模转换。

4、视频后处理模块

视频后处理模块的主要功能是进行多图层叠加，视频层任意缩小等处理。其五个图层分别是背景色层，静态图层，视频层，OSD层，和子图层。如图6所示，首先从内存读入解码后的视频数据，如果需要做缩小处理，则可以通过软件修改控制寄存器来实现任意面积的缩小。缩小过程中，由另一路通道读入静态图层或者背景色数据，根据寄存器指定的坐标位置实现视频层与静态图层，

或者视频层与背景色层的叠加，再送入ITU-656编码器，否则直接将全屏幕数据送入ITU-656编码器，生成ITU-656格式的视频流。生成的视频流再通过OSD、子图叠加模块进行OSD、子图叠加等处理，完成五个图层的叠加。如果选择外部视频流，则绕过ITU-656编码器，直接送入OSD、子图叠加模块进行菜单，子图等叠加处理。最后，视频后处理模块以27MHZ的时钟将ITU-656视频数据送入视频DAC，完成整个视频后处理的工作。

5、音视频输出模块

音视频输出模块由音频输出模块、视频输出模块组成，它们又可以分成数字输出模式和模拟输出模式两大类。

音频输出的数字接口格式支持业内通用的3种格式，可用参数设置。(1)、I2S音频格式；(2)、左对齐音频格式；(3)、右对齐音频格式。而模拟输出模式从音频解码器接收16bit精度PCM数据流，通过音频DAC将它转换为模拟电流信号，再经过滤波和变换，最后将立体声模拟信号输出到外接音频设备。

视频输出模块可以直接输出视频后处理模块产生标准的数字格式ITU-656格式。也可以通过视频DAC输出模拟视频信号。

6、总线及时钟管理

总线及时钟管理模块分总线管理和时钟管理等模块。系统中包含两级总线：系统总线SBUS(System BUS)和通用总线GBUS(General Bus)。系统总线SBUS采用地址/数据分离的流水式操作，支持固定长/不定长猝发(burst)传送和多个主设备的总线管理，具有高带宽、高性能特性，适合于嵌入式处理器与高性能外围设备、片内存储器及接口功能单元的连接。通用外围设备驻留在低速的GBUS外围总线上，GBUS外围总线通过桥与系统总线SBUS相连。在SBUS总线通信过程中，所有总线主设备发出它们想要执行传送的地址和控制信号，然后由总线管理模块中的仲裁器决定把哪个主设备的地址和控制信号路由到所有从设备，总线管理模块中的中央地址译码器译码地址信息产生相应的从设备选择信号，同时控制从设备到主设备多路选择器把被寻址从设备的读数据和反应信号路由到所有到主设备。GBUS外围总线作为局部的二级总线，为系统总线提供了低功耗和接口设计简单的协议扩展，它整体上可看作一个SBUS从设备。GBUS数据传输协议相对SBUS协议要简单许多，它仅支持一个主设备(总线桥)与多个从设备之间的数据通信，不支持性能高的数据传输带宽。图1中通用接口中的USB、串口、智能卡、红外、I2C等控制器全是GBUS总线上的设备。他们通过总线桥与系统总线SBUS相连。

7、网卡接口控制器

网卡接口控制器向下连接物理层PHY模块，兼容RTL8201系列物理层芯片，向上连接系统SBUS总线，实现以太网功能。功能包括：硬件32位CRC生成与校验，全双工和半双工收发，10Mb/s和100Mb/s收发速度，支持查询和中断模式。

8、外部存储控制器

一个SOC肯定具有外部存储控制器，本发明数字电视音视频解码系统芯片也不例外。它包括SDRAM控制器，Flash控制器，还有IDE控制器。在系统中，它们负责与芯片外部存储设备进行数据的存取操作，共同完成整个数字电视音视频解码系统芯片的解码工作。

上述实施例用来解释说明本发明，而不是对本发明进行限制，在本发明的精神和权利要求的保护范围内，对本发明作出的任何修改和改变，都落入本发明的保护范围。

Claims (5)

1.一种数字电视音视频解码系统芯片，其特征在于，主要由CPU，条件接收模块、音视频解码器、视频后处理模块、音视频输出模块、总线及时钟管理、外部存储控制器和通用接口组成，它们主要通过系统总线和通用总线进行数据的交互。

2.根据权利要求1所述的数字电视音视频解码系统芯片，其特征在于，该芯片还包括用来管理CPU外部模块中断的中断控制器。

3.根据权利要求1所述的数字电视音视频解码系统芯片，其特征在于，所述条件接收模块包括：

一解复用器，用于对指定的PID号，提取相应的传输流；

一解扰器，用于对加密的传输流进行解扰，恢复出非加密的传输流；和

一ES形成模块，用于对非加密的传输流进行解析，提取音视频基本流。

4.根据权利要求1所述的数字电视音视频解码系统芯片，其特征在于，所述音视频解码器包括：

一视频解码模块，用于对MPEG2视频码流进行解析，通过时域解码和空域解码恢复图象；和

一音频解码模块，用于对MPEG1，MPEG2的第一层和第二层的码流进行解析，提取码流中的相关信息，通过CRC检错，反量化，子带综合滤波等步骤恢复声音。

5.根据权利要求1所述的数字电视音视频解码系统芯片，其特征在于，所述音视频输出模块由音频输出模块、视频输出模块组成。

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