CN104506913B - 一种基于软件架构的音视频解码芯片控制装置 - Google Patents

一种基于软件架构的音视频解码芯片控制装置 Download PDF

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Abstract

一种基于软件架构的音视频解码芯片控制装置，包括H.264/AVC解码主机接口模块(1)、H.264/AVC解码芯片接口模块(2)、基本资源驱动模块(3)；H.264/AVC解码主机接口模块(1)和H.264/AVC解码芯片接口模块(2)交互，H.264/AVC解码芯片接口模块(2)和基本资源驱动模块(3)交互。本发明为H.264/AVC解码芯片的设计及应用提供了模块开发依据，协同H.264/AVC解码芯片硬件为H.264/AVC协议的实现提供了一种灵活的解决方案，为同类产品的开发提供了指导。

Description

一种基于软件架构的音视频解码芯片控制装置
技术领域
本发明属于计算机技术领域，涉及一种基于H.264/AVC的解码芯片。
背景技术
H.264/AVC压缩编码标准以其高压缩比，低码率，高质量的图像，强大容错能力和网络适应性等优势成为新一代的编码压缩标准。为了提高解码效率，采用软硬件实现符合H.264/AVC压缩编码标准的码流的解码，需要解决符合H.264/AVC压缩编码标准的软硬件架构设计方案。
发明内容
本发明的目的是提供一种基于H.264/AVC的解码芯片，为H.264/AVC解码芯片的设计及应用提供模块开发依据，协同H.264/AVC解码芯片硬件为符合H.264/AVC编码标准的视频解码的实现提供一种灵活的解决方案，为同类产品的开发提供指导。
本发明的技术解决方案：
一种基于软件架构的音视频解码芯片控制装置，其特征在于：
包括H.264/AVC解码主机接口模块1、H.264/AVC解码芯片接口模块2和基本资源驱动模块3；
所述H.264/AVC解码主机接口模块1，用于从H.264/AVC解码芯片接口模块2获取解码状态和音、视频解码参数；在调试模式下，向H.264/AVC解码芯片接口模块2发送码流，同时接收H.264/AVC解码芯片接口模块2发送的解码后的视频数据；
所述H.264/AVC解码芯片接口模块2，用于接收H.264/AVC解码主机接口模块1或外部接口输入的码流，并对码流进行解析，调用基本资源驱动模块3配置解码参数，进行解码；将解码后的音频数据和视频数据同步输出；
所述基本资源驱动模块3，用于为H.264/AVC解码芯片接口模块2提供功能模块。
上述H.264/AVC解码主机接口模块1包括视频解码接口模块、音频解码接口模块和码流输入接口模块。
视频解码接口模块从H.264/AVC解码芯片接口模块2获取视频解码状态和视频解码参数，接收H.264/AVC解码芯片接口模块2发送的视频数据；
音频解码接口模块从H.264/AVC解码芯片接口模块2获取音频解码状态和音频解码参数；
码流输入接口模块向H.264/AVC解码芯片接口模块2发送码流。
上述H.264/AVC解码芯片接口模块2包括码流输入模块、以太网协议栈模块、FAT文件系统模块、码流解析模块、视频解码模块、音频解码模块和音视频同步模块；
所述码流输入模块接收H.264/AVC解码主机接口模块1或外部接口输入的码流，并将接收到的码流进行缓存，以供码流解析模块进行解析；
所述码流解析模块通过将接收到的码流按照H.264/AVC编码标准进行解析，提取音频ES流和视频ES流，并将音频ES流输入给音频解码模块进行解码，视频ES流输入给视频解码模块进行解码；
所述视频解码模块通过调用基本资源驱动模块3中的功能模块实现视频解码参数的配置和解码状态获取，并对视频ES流按照H.264/AVC编码标准进行解码，将解码后的视频数据输出给H.264/AVC解码主机接口模块1。
所述音频解码模块通过调用基本资源驱动模块3中的功能模块实现音频解码参数的配置和解码状态的获取，并对音频ES流按照MPEG-2/4AAC标准解码，将解码后的PCM音频数据输出。
所述音视频同步模块通过调用基本资源驱动模块3中的功能模块控制音频解码核视频解码模块和音频解码模块的解码速率，从而实现音视频同步输出。
上述基本资源驱动模块3包括处理器和多个功能模块，
所述处理器根据接收H.264/AVC解码芯片接口模块2的调用指令进行相应的处理。
上述多个功能模块包括外部存储器控制器EMC、内部SRAM控制器ISC、看门狗定时器WDT、通用异步接收/发送装置UART、定时器TIMER、实时时钟RTC、通用输入输出GPIO、IIC总线IIC、以太网ETH、集成电路设备控制器IDE、外部中断控制器VIC和直接存储器访问控制器DMA。
上述外部接口包括以太网接口、IDE硬盘、主机端的码流输入接口和H.264/AVC解码芯片的码流输入接口。
本发明的有益效果：
1、本发明为H.264/AVC解码芯片的设计及应用提供模块开发依据，协同H.264/AVC解码芯片硬件为H.264/AVC协议的实现提供了一种灵活的解决方案，为同类产品的开发提供指导。
2、采用模块化设计方法，H.264/AVC解码主机接口模块1，用于根据应用系统的应用调用H.264/AVC解码主机接口模块1可将码流输入给H.264/AVC解码芯片接口模块传输2，获取H.264/AVC解码芯片的状态，并将解码后的视频数据输出；H.264/AVC解码芯片接口模块传输2，用于调用基本资源驱动模块3的功能模块配置视频解码模块、音频解码模块以及码流输入模块，可接收外部输入的码流，并将解码后的音视频数据进行同步输出；基本资源驱动模块3，用于为H.264/AVC解码芯片接口模块传输2工作提供功能模块。
附图说明
图1为本发明具体实施原理图。
具体实施方式
下面对本发明做进一步详细说明。
一种基于软件架构的音视频解码芯片控制装置，包括H.264/AVC解码主机接口模块1、H.264/AVC解码芯片接口模块2和基本资源驱动模块3；H.264/AVC解码主机接口模块1，用于从H.264/AVC解码芯片接口模块2获取解码状态和音、视频解码参数；在调试模式下，向H.264/AVC解码芯片接口模块2发送码流，同时接收H.264/AVC解码芯片接口模块2发送的解码后的视频数据；H.264/AVC解码芯片接口模块2，用于接收H.264/AVC解码主机接口模块1或外部接口输入的码流，并对码流进行解析，调用基本资源驱动模块3配置解码参数，进行解码；将解码后的音频数据和视频数据同步输出；基本资源驱动模块3，用于为H.264/AVC解码芯片接口模块2提供功能模块。H.264/AVC解码主机接口模块1包括视频解码接口模块、音频解码接口模块和码流输入接口模块。视频解码接口模块从H.264/AVC解码芯片接口模块2获取视频解码状态和视频解码参数，接收H.264/AVC解码芯片接口模块2发送的视频数据；音频解码接口模块从H.264/AVC解码芯片接口模块2获取音频解码状态和音频解码参数；码流输入接口模块向H.264/AVC解码芯片接口模块2发送码流。H.264/AVC解码芯片接口模块2包括码流输入模块、以太网协议栈模块、FAT文件系统模块、码流解析模块、视频解码模块、音频解码模块和音视频同步模块；码流输入模块接收H.264/AVC解码主机接口模块1或外部接口输入的码流，并将接收到的码流进行缓存，以供码流解析模块进行解析；码流解析模块通过将接收到的码流按照H.264/AVC编码标准进行解析，提取音频ES流和视频ES流，并将音频ES流输入给音频解码模块进行解码，视频ES流输入给视频解码模块进行解码；视频解码模块通过调用基本资源驱动模块3中的功能模块实现视频解码参数的配置和解码状态获取，并对视频ES流按照H.264/AVC编码标准进行解码，将解码后的视频数据输出给H.264/AVC解码主机接口模块1。音频解码模块通过调用基本资源驱动模块3中的功能模块实现音频解码参数的配置和解码状态的获取，并对音频ES流按照MPEG-2/4AAC标准解码，将解码后的PCM音频数据输出。音视频同步模块通过调用基本资源驱动模块3中的功能模块控制音频解码核视频解码模块和音频解码模块的解码速率，从而实现音视频同步输出。基本资源驱动模块3包括处理器和多个功能模块，处理器根据接收H.264/AVC解码芯片接口模块2的调用指令进行相应的处理。多个功能模块包括外部存储器控制器EMC、内部SRAM控制器ISC、看门狗定时器WDT、通用异步接收/发送装置UART、定时器TIMER、实时时钟RTC、通用输入输出GPIO、IIC总线IIC、以太网ETH、集成电路设备控制器IDE、外部中断控制器VIC和直接存储器访问控制器DMA。
外部接口包括以太网接口、IDE硬盘、主机端的码流输入接口和H.264/AVC解码芯片的码流输入接口。
实施例：
一种音视频解码芯片控制装置，采用模块化设计方法，包括H.264/AVC解码主机接口模块1、H.264/AVC解码芯片接口模块传输2、基本资源驱动模块3。
所述H.264/AVC解码主机接口模块1，可获取H.264/AVC解码芯片的工作状态，也可配置解码参数；在调试模式下，可通过主机接口将码流输入给H.264/AVC解码芯片，并可将H.264/AVC解码芯片解码后的视频数据输出。
具体为，所述H.264/AVC解码主机接口模块1运行在宿主机上由系统应用调用。所述H.264/AVC解码芯片模块2运行在H.264/AVC解码芯片上。H.264/AVC解码主机接口模块1与H.264/AVC解码芯片接口模块传输2采用一个信息交互双口以及一组命令、参数寄存器，完成码流的输入，实现音视频解码功能。
H.264/AVC解码芯片接口模块传输2，用于调用基本资源驱动模块3的功能模块配置视频解码模块、音频解码模块以及码流输入模块，并将解码后的音视频数据进行同步输出。
基本资源驱动模块3，用于为H.264/AVC解码芯片接口模块传输2工作提供功能模块。
具体为，基本资源驱动模块3包括以下功能模块：处理器、EMC(External MemoryController，外部存储器控制器)、ISC(Internal SRAM Controller，内部SRAM控制器)、VIC(Vector Interrupt Controller，矢量中断控制器)、WDT(Watch Dog Timer，看门狗定时器)、UART(Universal Asynchronous Receiver/Transmitter，通用异步接收/发送装置)、Timer(定时器)、RTC(Real Time Clock，实时时钟)、GPIO(General Purpose InputOutput，通用输入输出)、IIC(Inter-Integrated Circuit，IIC总线)、ETH(Ethernet，以太网)、IDE(Integrated Device Electronics，集成电路设备)。
H.264/AVC解码主机接口模块1和所述H.264/AVC解码芯片接口模块2协同硬件解码核，共同实现码流输入，视频解码、音频解码以及将解码后的数据输出等功能；H.264/AVC解码芯片接口模块2也可独立于H.264/AVC解码主机接口模块1，与硬件解码核共同完成码流输入、码流解析、视频解码、音频解码和音视频同步以及将解码后的数据输出等功能。
H.264/AVC解码主机接口模块1还包括视频解码接口、音频解码接口和码流输入接口模块。
H.264/AVC解码芯片接口模块传输2还包括视码流输入模块、以太网协议栈模块、FAT文件系统模块、码流解析模块、频解码模块、音频解码模块和音视频同步模块。
码流输入模块用于接收主机或码流输入接口输入的码流，并将接收到的码流进行缓存，以供码流解析模块进行解析。
码流解析模块用于将接收到的码流按照H.264/AVC编码标准进行解析，提取音频ES流和视频ES流，并将音频ES流输入给音频解码核进行解码，视频ES流输入给视频解码核进行解码。
视频解码模块用于实现视频解码参数的配置和解码状态获取，对经过码流解析模块解析的视频流按照H.264/AVC编码标准进行解码，并将解码后的视频数据输出。
音频解码模块用于实现音频解码参数的配置和解码状态的获取，对经过码流解析模块解析的音频流按照MPEG-2/4AAC标准解码，并将解码后的PCM音频数据输出。
音视频同步模块用于控制音频解码核和视频解码核的解码速率，从而实现音视频同步输出。

Claims (6)

1.一种基于软件架构的音视频解码芯片控制装置，其特征在于：
包括H.264/AVC解码主机接口模块(1)、H.264/AVC解码芯片接口模块(2)和基本资源驱动模块(3)；
所述H.264/AVC解码主机接口模块(1)，用于从H.264/AVC解码芯片接口模块(2)获取解码状态和音、视频解码参数；在调试模式下，向H.264/AVC解码芯片接口模块(2)发送码流，同时接收H.264/AVC解码芯片接口模块(2)发送的解码后的视频数据；
所述H.264/AVC解码芯片接口模块(2)，用于接收H.264/AVC解码主机接口模块(1)或外部接口输入的码流，并对码流进行解析，调用基本资源驱动模块(3)配置解码参数，进行解码；将解码后的音频数据和视频数据同步输出；
所述基本资源驱动模块(3)，用于为H.264/AVC解码芯片接口模块(2)提供功能模块。
2.根据权利要求1所述的基于软件架构的音视频解码芯片控制装置，其特征在于：
所述H.264/AVC解码主机接口模块(1)包括视频解码接口模块、音频解码接口模块和码流输入接口模块；
视频解码接口模块从H.264/AVC解码芯片接口模块(2)获取视频解码状态和视频解码参数，接收H.264/AVC解码芯片接口模块(2)发送的视频数据；
音频解码接口模块从H.264/AVC解码芯片接口模块(2)获取音频解码状态和音频解码参数；
码流输入接口模块向H.264/AVC解码芯片接口模块(2)发送码流。
3.根据权利要求1或2所述的基于软件架构的音视频解码芯片控制装置，其特征在于：
所述H.264/AVC解码芯片接口模块(2)包括码流输入模块、以太网协议栈模块、FAT文件系统模块、码流解析模块、视频解码模块、音频解码模块和音视频同步模块；
所述码流输入模块接收H.264/AVC解码主机接口模块(1)或外部接口输入的码流，并将接收到的码流进行缓存，以供码流解析模块进行解析；
所述码流解析模块通过将接收到的码流按照H.264/AVC编码标准进行解析，提取音频ES流和视频ES流，并将音频ES流输入给音频解码模块进行解码，视频ES流输入给视频解码模块进行解码；
所述视频解码模块通过调用基本资源驱动模块(3)中的功能模块实现视频解码参数的配置和解码状态获取，并对视频ES流按照H.264/AVC编码标准进行解码，将解码后的视频数据输出给H.264/AVC解码主机接口模块(1)；
所述音频解码模块通过调用基本资源驱动模块(3)中的功能模块实现音频解码参数的配置和解码状态的获取，并对音频ES流按照MPEG-2/4AAC标准解码，将解码后的PCM音频数据输出；
所述音视频同步模块通过调用基本资源驱动模块(3)中的功能模块控制音频解码核视频解码模块和音频解码模块的解码速率，从而实现音视频同步输出。
4.根据权利要求3所述的基于软件架构的音视频解码芯片控制装置，其特征在于：所述基本资源驱动模块(3)包括处理器和多个功能模块，
所述处理器根据接收H.264/AVC解码芯片接口模块(2)的调用指令进行相应的处理。
5.根据权利要求4所述的基于软件架构的音视频解码芯片控制装置，其特征在于：所述多个功能模块包括外部存储器控制器EMC、内部SRAM控制器ISC、看门狗定时器WDT、通用异步接收/发送装置UART、定时器TIMER、实时时钟RTC、通用输入输出GPIO、IIC总线IIC、以太网ETH、集成电路设备控制器IDE、外部中断控制器VIC和直接存储器访问控制器DMA。
6.根据权利要求5所述的基于软件架构的音视频解码芯片控制装置，其特征在于：所述外部接口包括以太网接口、IDE硬盘、主机端的码流输入接口和H.264/AVC解码芯片的码流输入接口。
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