CN103761209A - 向设备提供串行下载路径 - Google Patents

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CN103761209A CN201310643239.6A CN201310643239A CN103761209A CN 103761209 A CN103761209 A CN 103761209A CN 201310643239 A CN201310643239 A CN 201310643239A CN 103761209 A CN103761209 A CN 103761209A
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Abstract

本发明涉及向设备提供串行下载路径。在一个实施例中，接口可以包括各种机制，以处理输入时钟和数据信号。更具体地，接口包括第一复用器，以经由耦合到第一引脚的串行外围接口(SPI)总线来接收第一数据信号；第二复用器，以经由耦合到第一IC的第二引脚的SPI总线来接收第一时钟信号，以及经由耦合到I第三引脚的内部集成电路(I2C)总线来接收第二时钟信号。此外，接口可以包括解码器，以经由耦合到第四引脚的I2C总线来接收第二时钟信号和第二数据信号。

Description

向设备提供串行下载路径
背景技术
许多不同类型的半导体器件包括执行指令的处理引擎。时常这些引擎执行是设备本身的固件并存储在非易失生存储器中的指令。
例如，诸如调谐器和解调器之类的广播视频芯片包括处理器，所述处理器执行存储在嵌入式非易失性存储器中的固件。然而，由于更新、代码补丁和其它代码修正，所以附加的代码在系统加电时被下载到这些芯片，所述系统包括协助处理的芯片。在许多系统中，该代码下载需要相对较长的时间量。由于下载的长度，系统启动可以被延迟，所述系统可以是计算机系统，电视或其它视频设备。时常下载经由诸如工业标准内集成(I2C)总线之类的标准总线发生。该总线具有在下载代码补丁中相对耗时的已知协议。尽管如此，由于其工业标准的本质以及庞大的安装基础，系统的制造商维护该总线作为系统中各种芯片之间的主要双向控制接口。
发明内容
根据一个方面，本发明指向包括接口的第一集成电路(IC)。该接口可以包括各种机制以处理输入时钟和数据信号。在一个实施例中，该接口包括：第一复用器和第二复用器，所述第一复用器经由耦合到第一IC的第一引脚的串行外围接口(SPI)总线来接收第一数据信号，所述第二复用器经由耦合到第一IC的第二引脚的SPI总线来接收第一时钟信号并且经由耦合到IC的第三引脚的内集成电路(I2C)来接收第二时钟信号。此外，接口可以包括解码器，以经由耦合到IC的第四引脚的I2C总线来接收第二时钟信号和第二数据信号。
该解码器使得第一复用器响应于经由I2C总线接收的针对SPI总线的使能消息来输出第一数据信号，并且否则输出预定状态信号，并使得第二多路复用器响应于该使能消息来输出第一时钟信号。
在一些实施方式中，第二IC可耦合到第一IC，其中该第二IC包括SPI解码器，以经由第二IC的第一引脚来接收第一数据信号，以及经由第二IC的第二引脚来接收第一时钟信号。第二IC进一步包括I2C解码器，以经由第二IC的第三引脚来接收第二数据信号，以及经由第二IC的第二引脚来接收第二时钟信号。
再有，包括SPI接口的第三IC可存在并耦合到至少第一IC，以向第一IC提供第一时钟信号和第一数据信号。请注意：该第三IC的SPI接口没有被配置为从第一IC接收串行数据输入，并进一步没有被配置为向第一IC传递片选信号。
本发明的另一个方面指向一种方法，用于在耦合到第一IC的至少一个视频IC中的I2C总线上接收SP1使能命令，在I2C总线上向第一IC发送确认，以及响应于该确认来在至少一个视频IC中的SPI总线上接收代码下载。响应于由第一IC的校验和请求，视频IC可以对代码下载执行校验和，并且向第一IC传递该校验和。反过来，响应于使能消息，视频IC可以经由在视频IC和调谐器IC之间耦合的串行线向调谐IC传递代码下载。
再一个方面指向一种具有多个组件的系统，其包括片上系统(SoC)、一个或多个解调器、以及一个或多个调谐器。该SoC可具有解码器，以将从解调器接收的比特流解码成视频数据，并且具有I2C接口和SPI接口，以分别经由I2C总线和SPI总线来与解调器通信。然而，SPI总线的片选信号可以在SoC和解调器之间未连接。
反过来，该解调器包括解码器，以经由I2C总线来接收SPI总线的使能消息，并使得经由SPI总线从SoC传递的代码下载从解调器输出到调谐器。反过来，调谐器接收射频(RF)信号，并且下变频率和处理它，以向解调器提供第二频率信号，用于解调成比特流。该调谐器可以包括SPI解码器，以在调谐器和解调器之间耦合的串行线上经由解调器从SoC接收代码下载，并在调谐器和解调器之间耦合的I2C总线的I2C时钟线上从解调器接收SPI时钟信号。
附图说明
图1是根据本发明实施例的系统的一部分的框图。
图2是根据本发明的另一个实施例的系统的实施方式的框图。
图3是根据本发明的还有另一个实施例的系统的框图。
图4是根据本发明实施例的系统的一部分的进一步细节的框图。
图5是根据本发明实施例的用于执行代码下载的方法的流程图。
图6是根据本发明实施例的SPI解码器的框图。
图7是根据本发明实施例的通信帧的框图。
图8是根据本发明实施例的包括在指令字节中的信息的框图。
图9是根据本发明实施例的传递的命令的框图。
图10是根据本发明实施例的系统的框图。
具体实施方式
在各种实施例中，附加的总线可耦合在系统组件之间，以提供更高效的传送机构用于代码和其它信息的下载。虽然本发明的范围并不在这点上被限制，在许多实施例中，诸如包括视频IC(除了其它之外)的集成电路(IC)的半导体器件可经由控制接口耦合到诸如片上系统(SoC)的主系统处理器，该控制接口使用I2C总线实施。如上所述，由于该总线的复杂协议，减少的通信速度发生。因此在各种实施例中，附加的总线(在实施例中可以是诸如串行外围接口(SPI)总线的另一个工业标准总线)也可耦合在至少某些系统组件之间，以例如在I2C总线上发生的通信控制下能够实现代码下载及其它信息的高速通信。
此外，为了减少对系统的影响，实施例可以修改方式提供该附加的串行总线。例如，通常双向的SPI总线可以被实施为单个方向，以减少对更大量引脚的需要。此外，在一些实施例中，该SPI总线的减少的连接可发生在至少一些单独的IC之间，例如，通过与I2C总线共享时钟线和时钟引脚以减少芯片不动产消耗。此外，在一些实施例中，可提供机制以例如在射频(RF)通信期间通过向至少某些芯片隔离通信来减少噪声。
现在参照图1，所示的是根据本发明实施例的系统的一部分的框图。如图1中所示，系统100可以是诸如高清晰度电视之类的电视、机顶盒、数字视频录像机或其它视频处理系统。正如所看到的那样，经由天线105接收到的输入RF信号可以被提供到调谐器110a，在一个实施例中，调谐器110a可以是单个管芯的RF IC，其包括电路以接收和处理输入RF信号。一般情况下，调谐器110a可包括诸如放大器、增益控制设备、混频器、滤波器等模拟前端组件以接收、下变频并处理该RF信号，以获得较低的频率信号(例如，诸如IF信号或低IF信号或基带信号之类的中频(IF))，其可以经由信号路径115提供到单独的IC，即解调器120a1，所述解调器120a1可以执行例如数字化和数字处理，其包括数字化处理的信号上的数字解调，以从而获得解调后的比特流，所述解调后的比特流接着又可以经由信号路径125提供到诸如SoC之类的处理器130。在各种实施例中，处理器130可以是包括诸如MPEG解码器之类的视频处理器的应用处理器，以解码从解调器120a1接收的输入MPEG比特流。
请注意，在处理器130中处理之后，解码后的视频信息可提供到适当的接收设备(sink device)，诸如系统的显示器、存储设备等(为便于图示，在图1中未示出)。图1的视图因此示出视频信号处理路径的高级示图，从接收信号经由天线105通过其在处理器130中的处理以及其最终输出到给定目的地的。当然，可以理解的是，在其它实施例中，其它类型的信号处理路径(诸如音频或数据路径)可作为替代而存在。
请注意，图1进一步示出了附加的视频信号处理路径的存在，即包括调谐器110b并被配置为例如经由空中天线连接接收RF信号输入的路径，并且其接着耦合到第二解调器120b1，该第二解调器120b1在实施例中可以具有和解调器120a1相同的配置。以及进一步，第三视频信号处理路径包括调谐器110c，所述调谐器110c可以耦合到还有一个不同的RF信号源，例如依次耦合到解调器120c1的电缆连接，该解调器120c1再次可以和解调器120a1一样被配置。为便于图示，未示出这些调谐器、解调器、和SoC之间的信号路径，以致不模糊所示的其它细节。
假定调谐器110a被配置用于例如根据诸如DVB-S或DVB-S2的给定卫星广播规范来处理经由天线105接收的广播信号，调谐器110b被配置为接收和处理经由地面广播标准(诸如DVB-T或DVB-T2)接收到的广播信号，同时第三调谐器110c可被配置为根据还有另一个视频规范来接收和处理信号，例如，诸如根据DVB-C标准的电缆连接。当然理解的是：本发明的范围并不限于这些标准，并且各种调谐器可以被配置为处理其它类型的信号。相同的RF信号源(例如，天线或电缆连接)也可以馈送所有的调谐器，用于图片功能中的观看和录制或图片。再进一步理解的是：在给定的实施例中，更多或更少的信号处理路径可存在。并且在某些实施方式中，替代单独的调谐器和解调器IC，可能的是单独的IC可包括调谐器和解调器，并在一些这样的实施例中，调谐器和解调器可以实施在单个半导体管芯上。再进一步，可能的是：SoC可以执行解调操作，并且仅仅一个调谐器可被耦合在SoC前。许多其它配置都是可以考虑的，诸如耦合到SoC(没有解调器)的多个调谐器，并且其中全部或至少一个调谐器可以如本文所述被配置以接收代码更新。或者一个或多个解调器可能如本文所述被配置为接收代码下载，虽然一个或多个相应的前端调谐器可不这样配置。
这里为了讨论的目的，进一步讨论各种控制和通信线。具体而言，图1示出处理器130和IC110a和120a1之间多个串行路径的细节。在图1中，处理器130可是关于向视频IC提供控制通信的系统的主导装置。为此，处理器130可包括第一串行接口132和第二个串行接口134，其每个都被配置为传递并接收串行通信。请注意：虽然在图1中所示的实施例中，这些接口被示出为被耦合到各种视频IC，但应理解的是，在给定系统中，这些相同的串行接口可以被耦合到许多其它系统组件(为便于说明，在图1中未示出)，在其中这些总线可是多点(multi-drop)串行通信总线。在所示实施例中，第一串行接口132可是I2C接口，而第二串行接口134可是SPI接口。
在图1中所示的实施例中，I2C接口132可经由包括数据线和时钟线的I2C总线133耦合到每个视频IC，即调谐器110a至110c和解调器120a1至120c1。在一般情况下，该I2C总线可用来在下游方向上从处理器130传递控制信息到视频IC。此外，在上游方向上，视频IC可传递包括状态信息的各种信息，诸如响应于由处理器的请求的信息等等或低数据速率有效载荷(payload)服务信息。
更具体地，I2C接口132可用来传递时钟信号(SCL)和数据信号(SDA)。一般情况下，当不需要I2C时钟拉伸时，时钟信号可以在单个方向上从处理器130传递到视频IC，而信息可以经由数据线以双向方式被传递。还要注意：IC间的I2C总线133a、133b和133c可耦合在每对调谐器和解调器IC之间。
类似地，SPI接口134可以经由包括数据线和时钟线的SPI总线135耦合到每个视频IC，即调谐器110a至110c和解调器120a1至120c1。SPI接口134可用来传递SPI时钟信号(SCK)和SPI数据信号(SO)。一般情况下，对于根据本发明实施例的SPI总线，时钟信号和数据信号都可在单个方向上从处理器130传递到视频IC。为了在下游方向上提供代码下载和其它信息的目的，请注意：SPI接口的片选线和串行数据输入线(分别是CS和SI)可以是未连接的(至少对于和图1中所示的设备的通信)。
通过向多个附加的IC(例如，包括至少一个调谐器和一个解调器以及潜在的多组调谐器和解调器对)添加附加的SPI总线，可能会发生不想要的信号耦合，这可能会不合意地影响各种信号处理路径中的RF信号的接收和处理。因此，在一些实施例中，在SPI总线上传递的SPI流可在上游IC内选通(gated)，使得通信仅在适当时传到下游IC，以减少耦合的影响。
现在参考图2，所示的是根据本发明的另一个实施例的系统的实施方式的框图。如图2中所示，系统100′可以以通常和系统100相同的方式被配置。然而，请注意，在图2的实施例中，每个解调器120a1至120c1充当SPI通信的选通器，使得每个解调器可以独立地充当关于下游通信的主导装置，例如，源自SoC130到对应的调谐器110a至110c之一。以这种方式，当在给定解调器内选通时，可避免来自在SPI总线上传递的信号的不想要耦合。为了实现该布置，请注意：可在解调器上消耗两个附加的引脚。例如，可通过使用一个或多个通用目的IO(GPIO)引脚来实施这些引脚。更具体地，如图2中所示，单独的SPI总线136a至136c可耦合在每个调谐器-解调器对之间。虽然该引脚的附加的使用可容纳在给定的解调器内，但是可能的是，固有地具有较少数目的可用引脚的调谐器可能没有足够的引脚以接收SPI总线的额外信号。为此，实施例可以进一步提供配置，以能够实现串行总线之间的信号线(和对应的引脚)的共享。
具体而言，现在参照图3，所示是根据本发明的还有另一个实施例的系统的框图。如图3中所示，系统100″可以如上面所讨论的那样与图2中的系统100′基本上相同地被布置。然而在这里请注意，只有单个附加的引脚和线耦合在调谐器和解调器对之间。在本实施例中，该单个线(136a至136c)可以是对应于SPI总线的SDO线的串行数据线。然而，SPI总线的时钟信号可以与针对I2C总线的时钟信号共享或复用，并因此在内部IC的I2C总线133的时钟线上通信。
现在参照图4，所示的是根据本发明实施例的系统的一部分的进一步细节的框图。系统200包括耦合到解调器IC220的调谐器IC210。在各种实施例中，每个IC可以是独立芯片，诸如上面关于图1至3所讨论的。如所见的那样，调谐器210包括I2C从解码器212和SPI从解码器214。当然，其它各种电路出现在调谐器内，即芯片的信号处理路径，所述芯片的信号处理路径可以包括模拟前端，以接收输入RF信号并且将它们处理并下变频到较低频率，并且经由单独的信号路径(为便于图示，在图4中未示出)将它们提供给解调器220。
反过来，解调器220包括I2C从解码器222。尽管未示出，可以理解的是，该解调器还可以包括SPI解码器和其它电路。代之的是，解调器220的图示部分一般可包括用来隔离通信的开关控制电路，使得只有当需要访问时I2C总线(和SPI总线)是有效的。此外，解调器220可以包括开关S1，所述开关S1可用来禁用基于串行的通信，以避免对调谐器210的噪声影响。因此，在RF活动期间(例如在调谐器210中的RF信号的接收和处理)，开关S1可禁用串行数据在I2C总线上被传递。此外，时钟信号和SPI数据信号可以禁用或另作它用，以携带正常操作中需要的其它信号。
在图4中所示的实施例中，信号线245可以是解调器220和调谐器210之间的SPI数据连接，以因此向调谐器210的SPI从解码器214提供下游数据。依次，时钟信号线250可以耦合在解调器220和调谐器210之间。时钟信号线250可传递所选择的时钟信号，I2C总线的SCL时钟信号或SPI总线的SPI时钟信号，这取决于于解调器220内的控制。再有，附加的数据信号线255可耦合在解调器220和调谐器210之间。如本文进一步描述的那样，该串行数据线可传递I2C总线的串行数据，如解调器220内控制的那样。总的来说，线250和255可以形成解码器之间的I2C总线。
在一般情况下，I2C总线可用来传信息，所述信息用来控制SPI总线上的通信。更具体地，由于缺乏针对SPI总线的单独片选信号，命令通信可在I2C总线上从上游源(例如，SoC或其它应用处理器)发送到解调器220，使得其在I2C解码器222内被接收。响应于在该解码器内的该命令通信的解码，SPI时钟信号或I2C时钟信号是否在时钟信号线250上被传递的控制可发生。更具体地，要在该时钟信号线上被传递的信号可以由复用器224控制。虽然本文中描述为复用器，但是请注意：在各种实施方式中，诸如复用器之类的选择元件和缓冲器可存在以使得能够符合适当的电气信令要求。更具体地，响应于该命令以使能SPI总线，解码器222将指示复用器224以在时钟信号线250上传递该SPI时钟信号。
类似地，I2C解码器222可以进一步控制启用或禁用I2C总线上到调谐器的通信，从而以减少噪声效果。具体而言，解码器222可生成控制信号以使开关S1断开，从而禁止数据信号线255上的输出，并进一步适当地控制复用器224和226。该控制可以由解码器222中的I2C寄存器直接实现，或由解调器(为便于图示，在图4中未示出)的内嵌处理器来间接地从它们实现。在实施例中，在该安静的操作模式期间，复用器224可以被配置为在时钟信号线250上传递预定值(例如，逻辑一)的稳定状态信号。而反过来，复用器226可被控制为在SPI数据线245上传递预定值(例如，逻辑零)的稳定状态信号。因此，通过使用诸如图4中的布置，可以实现和I2C传统操作的完整网络兼容性，同时共享I2C和SPI总线之间的时钟信号。如此，只有单个附加的数据线可耦合在解调器220和调谐器210之间，并且只有单个附加的引脚在调谐器210中使用。在一些实施例中，该附加的引脚可以与芯片现有的GPIO引脚适应或共享。例如，解调器和调谐器之间耦合的SPI线可以重复使用给定的控制线，诸如只在针对特定操作(诸如冻结模式控制信号)的正常操作期间使用的标志信号线，以将诸如代码下载之类的串行数据从解调器传递到调谐器。其它连接可用来提供例如时钟线的直通模式，使得解调器和调谐器之间耦合的单个时钟线可传I2C时钟信号和SPI时钟信号，以及调谐器可以向内部I2C和SPI解码器提供所接收的时钟信号。
再有，使用如图4中那样的实施方式，I2C总线可行动以仿效针对SPI总线的片选信号，并经由解码器222，可响应于I2C总线上的通信来选通传送到调谐器210的SPI。
现在参考图5，所示是根据本发明实施例的用于执行代码下载的方法的流程图。如图5中所示，方法300可以由SoC或其它应用处理器执行，所述SoC或其它应用处理器寻求以高效方式将代码下载到处理器的一个或多个IC下游。基于本文中讨论的目的，假定该代码对应于针对这些芯片的固件的一些或全部。在本文的讨论中，假设诸如图1至3之一的布置，其中SoC将向多个调谐器和解调器下载一个或多个代码补丁或内存图像，其中一个或多个代码补丁或内存图像的一些可以是单个设计的常见实例。
图5的方法300因此可以用来向一个或多个下游设备传递单个图像。如所见的那样，方法300可以通过在I2C总线上向至少一个视频IC发送SPI使能命令来开始(框310)。在实施例中，此SPI使能命令可以因此使得解调器接收和解码该命令，从而以能够实现SPI接口的加电和配置。请注意：取决于该命令，仅仅解调器的SPI接口可被配置和加电，或从解调器到配对的调谐器的附加的通信可发生，以使得那个IC的SPI接口也可以在实例中被配置和使能，在所述实例中代码下载将被指向该调谐器IC。在这种情况下，三步过程发生。首先，用到解调器120的特定I2C命令使能解调器I2C直通。然后I2C SPI使能命令被发送到调谐器。然后，特定的I2C命令被发送到解调器，以使能到调谐器的SPI直通。此时，调谐器准备好接收SPI流。
仍参考图5，接下来，SoC可以在I2C总线上从视频IC接收确认，所述确认指示了消息的成功接收和上述配置操作(框320)。响应于该通信，控制传到框330，在那里代码下载可以在SPI总线上被传递。更具体地，该下载可以以高速发生，例如，以高达几十兆比特每秒(Mbps)的速度，以使得到选择的目的地(例如，一个或多个视频IC的代码下载高效地发生(框330)。请注意，这种通信可以是用不需要确认的协议发送的块通信，其细节将在下文进一步描述。
在这样的通信之后，SPI禁用命令可以在I2C总线上发送到视频IC，以因此使得一个或多个SPI接口被禁用(框340)。接下来，SoC可请求并从视频IC经由I2C总线接收校验和(框350)。该校验和因此可对应于在所接收代码下载上执行的校验和运算的结果。控制接着传到菱形360，以确定校验和是否有效。如果有效，控制传递到框370，在那里可以进入正常系统操作，并因此，SPI总线上没有另外的通信会发生，除非稍后指示的附加的代码下载。
如果没有确定有效的校验和，代之的是，控制传到框380，在那里可以进入错误状态。作为示例，可以使能SoC内的错误状态机，以确定错误的类型，并采取适当的校正行动。虽然在图5的实施例中以该高水平被示出，但应该理解的是，本发明的范围在这点上不被限制。
现在参考图6，所示的是根据本发明实施例的SPI解码器的框图。在图6中所示的实施例中，SPI解码器214可以被配置为都经由SPI总线来接收各种信号，即经由线250接收SPI时钟信号(SPI_CLK)和经由信号线245接收输入串行数据(SPI_SI)。此外，SPI的解码器214还接收使能信号(SPI_EN)。
此外，可从I2C解码器经由信号线215接收各种控制信息以设置SPI解码器用于接收并处理输入SPI消息。因此，这些信号在I2C总线上从解调器传递到调谐器，并且然后I2C从解码器212解析该信息，并发送命令至SPI解码器214。具体而言，这些信号可以包括特定序程序密钥和号码信号(certain preamble key and numbersignal)(SPI_PBL_Key_[7：0]和SPI_PBL_NUM[3：0])和附加的密钥信号(SPI_SCBL_KEY[15：0])。此外，SPI解码器214用光输入的芯片复位和系统时钟信号(即，SPI_RST和SPI_SYS_CLK)。
响应于配置该解码器用于解码接收到的输入配置信息，I2C解码器，当接收SPI数据(例如，对应于代码更新等等)时，它们可以例如经由输出线260传递到设备的给定存储器，所述输出线260包括地址线SPI_WR_ADDR[31：0]和数据线SPI_WR_Data[7：0]，它可以引起通过经由写使能线SPI_WR_Write传递的写使能信号被写入到设备的给定存储器(诸如随机存取存储器)。
现在参见7，所示的是根据本发明实施例的SPI通信帧的框图。如图7中所示，帧400可以包括多个部分或状态，包括：空闲状态410，所述空闲状态410可以是在其中等待序程序的等待状态；在其中指令被解码的解码状态415；和在其中接收各种信息的接收状态420。一般情况下，数据帧可被格式化，以包括称为BSPS的比特同步序程序序列；称为指令字节(IB)的命令字节；称为ADDS的地址索引序列；称为PSS的可选有效载荷大小序列；以及称为PAYS的有效载荷序列。
因此，如图7中所示，帧400包括空闲状态4100、一个或多个解码状态4150至415n、以及如4200一样的相关联的接收状态。如进一步所见，空闲状态4100包括在其中随机信息可被传递的随机部分312、和传递比特同步序程序序列的BSPS部分414。此后，解码状态4150发生并提供指令字节416，所述指令字节416如下面将所述那样传递开始指令。
接着，接收状态4200发生，所述接收状态4200包括地址部分422以提供地址索引序列、可选的有效载荷大小序列部分424以提供PSS、以及包括消息信息的有效载荷序列426。请注意：消息可以被分段成多个接收状态。因此，如图7中所示，另一个解码状态415n-1被传递，所述另一个解码状态415n-1包括附加的指令字节416。在消息帧的结束，最后的解码状态415n可被传递，所述最后的解码状态415n包括指示停止消息的指令字节。此后，再次进入空闲状态4101，例如针对另一个帧。虽然在图7的实施例中以该高水平示出，但是应该理解的是，本发明范围在这点上不被限制。
请注意，因为实施例避免需要来自常规SPI总线的片选信号，所以该CS信号和SPI时钟信号之间的同步关系丢失。因此，来自I2C时钟域的该芯选信号的相应仿效同步发生。为此，可提供比特同步机制。在各种实施例中，该同步机制可以通过如下来实现：使得SPI解码器能够检测特定数目的连续字节，具有由寄存器可编程的预定值，例如，在一个实施例中具有为0xAA的默认值。该字节值可经由SPI_PBL_Key[7：0]信号传递到SPI解码器。此外，该字节通信的连续发生数目也可以是可编程的。在实施例中，该连续序列可以是介于1和16字节之间的序列。在实施例中，默认值0可以指示：只传递单个发生。此连续发生的数目可以经由SPI_FBL_NUM[3：0]信号被传递。请注意：该比特同步序程序可行动，以当在空闲状态中时同步SPI解码器的硬件状态机，使得等于该比特同步序程序的有效载荷的部分不会引起帧的重新同步。
接着，参考图8，所示的是根据本发明实施例的指令字节中包括的信息的框图。如图8中所示，指令字节416包括多个段416a至416e。在所示实施方式中，段416a是开始比特，段416b是地址偏移指示，416c是地址大小指示符，416d是有效载荷大小指示符，并且416e是奇偶指示符。在实施例中，指令字节的这些段的值可以根据下面的表1。虽然在图8的实施例中用这些特定部分和值(以及顺序)示出，但应该理解的是，本发明的范围在这点上不被限制。
表格1
开始
1：开始(START)：有效指令的开始标志
0：结束(STOP)：帧结束的标志。
Add Off
1：偏移(OFFSET)：ADDS中的值是对当前绝对地址的正增量。
0：绝对(ABSOLUTE)：ADDS中的值是写入的绝对地址。
Add大小
0：地址索引序列ADDS是1个字节
1：地址索引序列ADDS是2个字节
2：地址索引序列ADDS是4个字节
3：备用
PSS大小
0：无有效载荷尺寸序列PSS。PAYS是1个字节。
1：无有效载荷尺寸序列PSS。PAYS是2个字节。
2：无有效载荷尺寸序列PSS。PAYS是4个字节。
3：无有效载荷尺寸序列PSS。PAYS是8个字节。
4：无有效载荷尺寸序列PSS。PAYS是16个字节。
5：PSS是1个字节并携带PAYS大小。
6：PSS是2个字节并携带PAYS大小。
7：PSS是4个字节并携带PAYS大小。
奇偶
偶的奇偶比特。如果所有字节中的其总数不是偶数。指令等同于结束。
现在参考图9，所示的是根据本发明实施例的经由I2C接口传递的命令的框图，以使得在接收设备内设置SPI总线和解码器，以能够实现SPI总线通信的接收。
如图9中所示，消息430可以包括各种字段，所述各种字段包括：配置数据字段、配置时钟字段、序程序密钥和号码字段，如上所述以及SPI使能字段。在实施例中，SPI_CONF_DATA提供SPI数据输入引脚选择，并且在默认状态下不进行任何配置；SPI_CONF_CLK提供SPI时钟输入引脚选择，其选择用作时钟输入的引脚，并在默认状态下不应进行任何配置；以及SCI_PBL_KEYSCL_FBL_NUM字段，其包括上述序程序密钥和号码字段。
倘若提供由I2C总线控制的SPI总线上的通信的各种操作可由逻辑电路、解码器等实现，那么可以理解的是：这样的逻辑电路和/或解码器可以执行存储在以其上写入各种指令的非临时性计算机可读存储介质的形式的物品中的指令。这些指令可使得各种逻辑电路和解码器执行如本文所述的SPI总线上的I2C总线控制的通信。
实施例可以以许多不同的系统类型被实施，诸如机顶盒、高清晰度或标准数字电视等。一些应用程序可实施在包括模拟电路和数字电路的混合信号电路中。现在参考图10，所示的是根据本发明的一个实施例的系统的框图。如在图10中所示，系统600可包括被耦合以从天线源601(诸如空中天线)接收RF信号的电视。然而，在其它实施例中，原始源可是电缆分布、卫星或其它源，其然后通过数字地面网络再次分布。输入RF信号可以被提供到调谐器605，所述调谐器605在一个实施例中是单芯片调谐器。正如所见的那样，调谐器605可包括存储器602和接口604，所述存储器602用来存储可执行指令，而接口604可以包括接口I2C接口电路和SPI接口电路。
输入RF信号被提供给调谐器605用于调谐到想要的信号通道。虽然本发明的范围在这点上不被限制，但是调谐器605可以包括各种电路。例如，在一个实施例中，调谐器605可以包括带通滤波器，所述带通滤波器具有耦合到低噪声放大器(LNA)的输出，以接收和放大RF信号。LNA的输出也可以提供到另一个带通，该带通又接着耦合到混频器。接下来，混频器将输入RF信号下变频到IF输出，其可经由信号处理路径被传递到解调器610，用于由模拟-数字转换器(ADC)612进行的数字化。
仍参考图10，ADC612的数字化输出可以提供到包括解调器电路615的附加的处理电路。如进一步所见，解调器610包括接口608，所述接口608包括I2C和SPI接口电路。此外，如上所述，解调器可包括可以存储可执行指令的存储器616。存储器602和616可以根据本发明实施例经由本文所讨论的组合的I2C和SPI机制接收和存储代码更新。
解调器615的输出可以对应于诸如MPEG-TS之类的传输流，所述传输流被提供到主处理器620用于进一步处理成可提供到显示器630的音频视觉信号，诸如计算机监视器、平板电视或其它这种显示器。进一步注意的是：根据I2C和SPI通信路径的控制通道可出现在主处理器620和解调器610之间。为了在下游方向向调谐器605提供代码更新或其它信息的进一步下载，请注意：解调器610和调谐器605之间的I2C总线的存在。此外，请注意单个串行数据线(即SPI数据)的存在，以能够实现代码更新的下载，用于存储在(例如)调谐器的存储器602中。
虽然已经关于有限数目的实施例描述了本发明，但是本领域技术人员将领会其众多修改和变化。意图的是，所附权利要求覆盖落入本发明的真实精神和范围之内的所有这样的修改和变化。

Claims (18)

1.一种装置，包括：
包括接口的第一集成电路(IC)，所述接口具有：
第一复用器，以经由耦合到第一IC的第一引脚的串行外围接口(SPI)总线来接收第一数据信号；
第二复用器，以经由耦合到第一IC的第二引脚的SPI总线来接收第一时钟信号，以及经由耦合到IC的第三引脚的内部集成电路(I2C)总线来接收第二时钟信号；
解码器，以经由耦合到IC的第四引脚的I2C总线来接收第二时钟信号和第二数据信号，其中解码器将使得第一复用器响应于经由I2C总线接收的SPI总线的使能消息来输出第一数据信号，并且否则就输出预定状态信号，并使得第二复用器响应于使能消息输出第一时钟信号。
2.根据权利要求1的装置，进一步包括开关，以将第二数据信号耦合到第一IC的输出引脚。
3.根据权利要求2的装置，其中，
解码器将使得第二复用器在I2C总线上的数据通信期间输出第二时钟信号，并在耦合到第一IC的第二IC中的射频(RF)信号的接收期间输出第二预定状态信号。
4.根据权利要求1的装置，进一步包括耦合到第一IC的第二IC，所述第二IC包括SPI解码器以经由第二IC的第一引脚来接收第一数据信号，并经由第二IC的第二引脚来接收第一时钟信号。
5.根据权利要求4的装置，其中，
第二IC进一步包括I2C解码器，以经由第二IC的第三引脚来接收第二数据信号，并经由第二IC的第二引脚来接收第二时钟信号。
6.根据权利要求4的装置，其中，
第一IC包括解调器，并且第二IC包括调谐器。
7.根据权利要求4的装置，其中，
SPI总线上第一数据信号的通信将向第一IC和第二IC中的至少一个提供代码补丁，并且否则第一复用器将传递预定状态信号。
8.根据权利要求4的装置，其中，
I2C总线在第一IC的RF操作期间中是有效的，并且SPI总线在第一IC的RF操作期间被禁用。
9.根据权利要求1的装置，进一步包括了包括SPI接口的第三IC，以向第一IC提供第一时钟信号和第一数据信号，其中第三IC的SPI接口没有被配置为从第一IC接收串行数据输入。
10.如权利要求9所述的装置，其中，
第三IC的SPI接口没有被配置为向第一IC传递片选信号。
11.根据权利要求9所述的装置，其中，
第三IC包括I2C接口，以向第一IC提供第二数据信号和第二时钟信号，其中第三IC将在I2C总线上传递使能信号以仿效片选信号，以使得第二IC的第一复用器输出第一数据信号。
12.一种系统，包括：
片上系统(SoC)，所述片上系统包括解码器，以将从耦合到SoC的解调器接收的比特流解码为视频数据，SoC进一步包括内部集成电路(I2C)接口，以经由I2C总线来与解调器通信，并且包括串行外围接口(SPI)接口，以经由SPI总线来与解调器通信，其中SPL总线的片选信号在SoC和解调器之间未连接；
解调器，所述解调器耦合到SoC，以向SoC提供比特流，所述解调器包括解码器，以经由I2C总线来接收SPI总线的使能消息，并使得经由SPL总线从SoC传递的代码下载从解调器输出到调谐器；以及
调谐器，所述调谐器耦合到解调器，以接收射频(RF)信号，并且下变频和处理RF信号，以向解调器提供第二频率信号用于解调成比特流，所述调谐器进一步包括SPI解码器，以在调谐器和解调器之间耦合的串行线上经由解调器从SoC接收代码下载，并在调谐器和解调器之间耦合的I2C总线的I2C时钟线上从解调器接收SPI时钟信号。
13.根据权利要求12的系统，其中，
解调器进一步包括第一复用器，以经由SPI总线接收代码下载，并经由解调器的第一输出引脚来输出到代码下载，并且包括第二复用器，以经由耦合到解调器的第二引脚的SPI总线来接收SPI时钟信号，并经由耦合到IC的第三引脚的I2C总线来接收I2C时钟信号，并且经由IC的第二输出引脚来输出SPI时钟信号和I2C时钟信号之一。
14.根据权利要求12的系统，其中，
在代码下载的通信后，解调器将在调谐器和解调器之间耦合的I2C总线的I2C时钟线上传递I2C时钟信号。
15.根据权利要求12的系统，其中，
在调谐器中的RF通信的接收期间，解调器将禁用在调谐器和解调器之间耦合的I2C总线。
16.一种系统，包括：
片上系统(SoC)，所述片上系统包括解码器，以将输入信息解码成视频数据，SoC进一步包括内部集成电路(I2C)接口，以经由I2C总线来与第一集成电路(IC)通信，并且包括串行外围接口(SPI)接口，以经由SPI总线来与第一IC通信，其中SPI总线的片选信号在SoC和第一IC之间未连接；以及
第一IC，所述第一IC耦合到SoC，以向SoC提供输入信息，第一IC包括解码器，以经由I2C总线接收SPI总线的使能消息，并使得经由SPI总线从SoC传递的代码下载能够被存储在第一IC的存储器中。
17.根据权利要求16的系统，进一步包括耦合到第一IC的第一调谐器，以接收射频(RF)信号，并且下变频和处理RF信号，以向第一IC提供第二频率信号，用于解调为输入信息，第一调谐器进一步包括SPI解调器，以在第一调谐器和第一IC之间耦合的串行线上经由第一IC从SoC接收代码下载，以及在第一调谐器和第一IC之间耦合的I2C总线的I2C时钟线上从第一IC接收SPI时钟信号。
18.根据权利要求16的系统，其中，
所述第一IC进一步包括第一复用器，以经由SPI总线接收代码下载，并经由第一IC的第一输出引脚来输出到代码下载，并且包括第二复用器，以经由耦合到第一IC的第二引脚的SPI总线来接收SPI时钟信号，以及经由耦合到第一IC的第三引脚的I2C总线来接收I2C时钟信号，以及经由第一IC的第二输出来输出SPI时钟信号和I2C时钟信号之一。
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