CN1691133A - 音乐演奏装置 - Google Patents

Abstract

一种音乐演奏装置，具有包括数字信号处理器(DSP)和多个特定用途集成电路(ASIC)的I/O单元，其中，所述多个特定用途集成电路以级联连接的方式连接在一起，并且，其每一个包括多个移位寄存器。DSP基于演奏数据产生用于驱动多个操作器(例如，键和踏板)的驱动信号。与串行时钟信号同步地、以串行方式将驱动信号从DSP传送到移位寄存器。与基于串行时钟信号的字同步信号同步地、将代表操作器的位移的检测信号并行传送到移位寄存器，所述移位寄存器随后并行输出驱动信号。使用单个时钟生成器来产生串行时钟信号和字同步信号。

Description

音乐演奏装置

技术领域

本发明涉及诸如弹奏钢琴(player piano)的音乐演奏装置，其根据演奏信息，对诸如踏板和键的操作器单独执行反馈控制。

背景技术

传统上，已开发和设计了诸如弹奏钢琴的各种音乐演奏装置，以便根据演奏信息，利用基于其位移的反馈控制来单独驱动诸如键和踏板的操作器，由此实现自动演奏。

日本专利申请公开第H06-214560号公开了与音乐演奏装置有关的分时(time-sharing)伺服控制，其中，在将公知的弹奏钢琴各自限制为具有用于同时生成音乐音调(musical tone)的16个音调生成(tone-generation)通道的前提下，对在并行接受伺服控制的多个致动器内选择的、并且不在音乐练习中实际使用的有限数目的致动器执行分时伺服控制，由此，有可能减小伺服处理的负担和电路数目，从而实现用于控制众多致动器的简单构造。

然而，前述音乐演奏装置具有可同时控制的有限数目的操作器；因此，在处理由于有关电子乐器的技术的新近发展而造成的众多音乐音调的同时生成方面，存在着困难。严格地说，分时处理(或时分处理)可产生与用于各种操作器的控制定时有关的偏差。随着操作器的数目增大，会明显地出现这种问题；因此，强烈需要进一步开发实时控制众多操作器的音乐演奏装置。

美国专利第5022301号公开了一种音乐演奏装置(即再现钢琴)，其中，基于演奏数据而产生键驱动数据，并将该数据通过具有对应于键的步长(step)的移位寄存器提供给锁存电路(latch circuit)；然后，将键驱动数据施加到响应于三个脉宽调制器的输出而利用解码器来驱动键的螺线管(solenoid)(参见图1和7)，其中，在脉宽调制器中，比较器将三角波生成器生成的三角波和定时控制电路的输出相比较。

在前述音乐演奏装置中，定时控制电路需要用于确定有关键驱动数据的传送定时的时钟生成器，并且，三角波生成器也需要时钟生成器，以便生成具有规定频率的三角波。

也就是说，为了实现自动演奏，前述音乐演奏装置的演奏控制系统需要具有两个“独立的”时钟生成器。这使演奏控制系统复杂化。

此外，演奏控制系统可能需要缓冲器，以便在基于独立时钟信号实现的自动演奏中建立与键驱动数据有关的输入/输出操作的同步。这在有关演奏控制的采样(sample)之间产生了相对较大的延迟，演奏控制可能因此在响应方面恶化，并变得不稳定。

发明内容

本发明的一个目的在于：提供一种音乐演奏装置，其能够利用简单的构造对多个操作器执行反馈控制，而不考虑同时控制的操作器的有限数目。

本发明的另一目的在于：提供一种音乐演奏装置，其通过减小用于演奏控制系统的时钟信号的数目，而具有简单的演奏控制系统。

在本发明的第一方面中，音乐演奏装置包括：多个操作器，例如键和踏板；多个驱动器，用于分别驱动所述多个操作器，每个驱动器被独立地控制；多个传感器，用于检测关于所述多个操作器的位移，以便产生检测信号；数字信号处理器(DSP)，用于处理演奏数据，以便产生用于所述多个驱动器的驱动信号(PWM值)，并用于基于串行时钟信号(SCK)而输出字同步信号(WS)；以及多个集成电路(即ASIC)，每个集成电路与串行时钟信号同步地、以串行方式从数字信号处理器接收驱动信号，每个集成电路与字同步信号同步地并行接收检测信号，并且，每个集成电路与字同步信号同步地并行输出驱动信号。

在上文中，ASIC包括多个块，每个块包括输入端、模拟-数字转换器、用于接收和保存驱动信号的移位寄存器、锁存电路、以及输出端。

在本发明的第二方面中，使用单个时钟生成器来产生在前述音乐演奏装置中使用的串行时钟信号和字同步信号。这减小了时钟生成器的数目，并随之简化了演奏控制系统的构造，其中，不需要缓冲器来在ASIC中的串行输入操作和并行输出操作之间建立同步；因此，有可能减小演奏控制中的采样延迟，使得演奏控制系统在响应方面得到改进，并在操作方面变得稳定。

附图说明

将参考以下附图来更详细地描述本发明的这些和其它目的、方面和实施例，其中：

图1是示出根据本发明第一实施例的音乐演奏装置的机构的不完整的横截面图；

图2是示出音乐演奏装置的构造的方框图；

图3是示出与图1示出的控制单元相连接的I/O单元的内部结构的方框图；

图4是示出包括在图3示出的I/O单元中的每个ASIC的内部结构的电路图；

图5A是示出字同步信号WS的时序图；

图5B是示出包括在ASIC中的A/D转换器的处理的时序图；

图5C是示出关于包括在图3示出的I/O单元中的DSP的数据接收的时序图；

图5D是示出DSP的处理的时序图；

图5E是示出关于DSP的数据传送的时序图；

图5F是示出包括在ASIC中的锁存电路的处理的时序图；

图6A示意性地示出关于DSP和ASIC的处理的第一步骤；

图6B示意性地示出关于DSP和ASIC的处理的第二步骤；

图6C示意性地示出关于DSP和ASIC的处理的第三步骤；

图6D示意性地示出关于DSP和ASIC的处理的第四步骤；

图7是示出根据本发明第二实施例的音乐演奏装置的构造的方框图；以及

图8是示出包括在第二实施例的音乐演奏装置中使用的I/O单元中的每个ASIC的内部结构的电路图。

具体实施方式

将参照附图，通过示例来更详细地描述本发明。

1.第一实施例

图1是示出配有对于每个单独的键的电子控制的音乐演奏装置(例如被称为键盘乐器的弹奏钢琴)的机构的不完整的横截面图。键盘组件30具有与适配于公知的原声钢琴(acoustic piano)的机构相似的机构，其中，它包括：动作机构33，用于将键31的运动传送到琴槌32；弦(或多根弦)34，其被琴槌32撞击；以及制音器36，用于中止关于每个单独的键31的弦34的振动。为方便起见，靠近键31的演奏者一侧将被称为前侧。

将具有螺线管线圈(未示出)的键驱动单元20布置在键31的后端部分之下。键传感器单元37布置在键31的前侧之下，其中，它产生表示在规定行程内运动的键31的位置的检测信号SD(即模拟信号)。

当把驱动信号提供给对应于由包括在演奏数据中的音调生成事件数据所定义的音调音高(tone pitch)的键驱动单元20时，活塞(plunger)向上运动，使得其顶部与键31的后端部分的后侧接触，键31的后端部分的后侧由此向上伸出。也就是说，键31的前部被机械地按压，使得琴槌32撞击弦34，以便生成具有对应音调音高的钢琴声音。键驱动单元20配有速度传感器(未示出)，其检测活塞的运动速度。

键盘组件30配有用于驱动制音器36的踏板PD。此外，其还配有用于驱动踏板PD的踏板致动器26、以及用于检测踏板PD的位置的位置传感器27。踏板致动器26具有公知的构造(其细节未示出)，其中，它具有与踏板PD互连的活塞29、以及缠绕在活塞29周围的螺线管线圈28(参见图2)，并且，其中，活塞29用来响应于给其提供的驱动信号而驱动踏板PD。

键盘组件30还配有控制单元40、以及输入/输出(I/O)单元50。控制单元40相对于I/O单元50发送和接收信号。例如，它将演奏数据和同步信号发送到I/O单元50。演奏数据由MIDI代码(其中，“MIDI”表示乐器数字接口的标准)来配置，由此控制键31和踏板PD的操作。

I/O单元50从键传感器单元37接收检测信号SD，并从位置传感器27接收位置检测信号Py(p)，还从包括在键驱动单元20中的速度传感器接收速度检测信号Vy(k)。基于演奏数据、位置检测信号Py(p)、和检测信号SD，I/O单元50产生具有电流值u(p)和u(k)的激励电流，所述激励电流被分别提供给踏板致动器26和键驱动单元20。具体地说，电流值u(p)对应一脉宽调制(PWM)信号，该信号的脉宽被调制为与规定的占空比相匹配，其中，所述规定的占空比与流过踏板致动器26的螺线管线圈的平均电流的目标值有关。类似地，电流值u(k)对应一PWM信号，该信号的脉宽被调整为与规定的占空比相匹配，其中，所述规定的占空比与流过键驱动单元20的螺线管线圈的平均电流的目标值有关。

在基于演奏数据的自动演奏中，I/O单元50将基于演奏数据而产生、以便在每个规定定时(timing)表示踏板PD的位置和键31的位置的位置控制数据与经过了模拟-数字转换的检测信号Py(p)和检测信号SD的数字值相比较，由此适当地更新电流值u(p)和u(k)，使得所述位置控制数据与所述数字值相匹配，从而实现伺服控制。也就是说，根据演奏数据驱动踏板PD和键31，从而实现自动演奏。本实施例被设计为使用用于键31的反馈控制的检测信号SD。有可能用速度检测信号Vy(k)来代替检测信号SD；或者，有可能除了检测信号SD之外还使用速度检测信号Vy(k)。I/O单元50的细节将在后面描述。

图2是示出键盘组件30的控制机构的构造的方框图。

键盘组件30的控制机构具有CPU 11，其与键驱动单元20、踏板致动器26、位置传感器27、和键传感器单元37连接，并且还通过总线15与键盘KB、ROM 12、RAM 13、MIDI接口(简称为“MIDI I/F”)14、定时器16、显示器17、外部存储器18、操作器19、音源21、效果电路33、和存储器25相连接。

CPU 11对键盘组件30执行总体控制。ROM 12存储由CPU 11执行的控制程序、以及表数据(table data)和各种数据。RAM 13临时存储各种输入信息，例如演奏数据和文本数据、各种标志、缓冲数据和计算结果。MIDI接口14从MIDI设备(未示出)接收MIDI信号形式的演奏数据。定时器16测量各种次数(time)，例如在定时器中断进程中使用的中断次数。使用液晶显示器(LCD)来构成显示器17，例如，其中，其显示诸如乐谱的各种信息。外部存储器18可以访问可在其上读取和写入各种数据如演奏数据的便携式存储介质(未示出)，例如软盘。操作器19包括各种类型的操作器(未示出)，例如，其指定关于自动演奏的开始/停止操作、曲调选择操作、以及设置。存储器25由诸如快闪存储器的非易失性存储器构成，其可存储各种数据，例如演奏数据。键盘KB包括规定数目的键，每个键由图1中的附图标记31表示。

音源21将演奏数据转换为音乐音调信号。效果电路22将各种效果施加到从音源21输出的音乐音调信号上。包括数字一模拟转换器(DAC)、放大器和扬声器的声音系统23将施加了效果的音乐音调信号转换为原声声音。

通过CPU 11、定时器16、ROM 12和RAM 13之间的配合，来实现控制单元40和I/O单元50的功能。

图3是示出与控制单元40相连接的I/O单元50的内部结构的方框图。

I/O单元50包括数字信号处理器(简称为“DSP”)51、以及6组ASIC(即“特定用途集成电路”)52(1)至52(6)，其中，为方便起见，利用相同的附图标记“52”来表示每个ASIC。

每个ACIC 52具有相同的结构，该结构具有：16个输入端itm(1)至itm(16)(参见图4，利用相同的附图标记“itm”来表示每个输入端)，用于并行输入检测信号SD的二进制数字；以及16个输出端otm(1)至otm(16)(参见图4，利用相同的附图标记“otm”来表示每个输出端)，用于并行输出电流值u(p)和u(k)。在下文中，与驱动信息相对应的电流值u(k)将被称为“PWM值”。对于键31的驱动控制，每个输入端itm与键传感器单元37相连接，而每个输出端otm与键驱动单元20相连接。

每个ACIS 52具有：数据传送端(即，数据排出(data exclusive)端)DX，用于将串行数据输出到外部设备；以及数据接收端(即，数据收取端)DR，用于从外部设备输入串行数据。如图3所示，按照将端子DX和DR互相连接到一起这样的级联连接方式将所有6个ASIC 52连接在一起。ASIC 52的细节将在后面描述。

在本实施例中，键盘KB具有88个键(每个键由相同的附图标记“31”来表示)，由此，6个ASIC 52配合，以实现对于96个通道的输入/输出操作。具体地说，ASIC 51(1)至52(6)被布置为依次处理从较低音域(register)到较高音域的键31，使得从较低音符开始算起，给每个ASIC分配16个键。将剩余通道的一部分分配给踏板PD，由此，基于位置检测信号Py(p)来驱动踏板PD。对踏板PD的控制与对键31的控制相似；因此，将针对键31给出下面的描述，而将省略对踏板PD的控制的描述。

控制单元40将存储在存储介质(即，外部存储设备18)中、或通过MIDI接口14而从外部设备提供给控制单元40的演奏数据发送到包括在I/O单元50中的DSP 51。DSP 51生成被分别传递到ASIC 52(1)至52(6)的串行时钟信号SCK(8MHz)和字同步信号WS。

图4是示出每个具有16个块BL(1)至BL(16)的ASIC 52的内部结构的电路图，其中，每个单独的块“BL”对应一对输入通道itm和输出通道otm。因此，每个ASIC 52的16个块BL(1)至BL(16)对应16个键31。

除了输入端itm、输出端otm、数据传送端DX和数据接收端DR之外，每个ASIC 52还具有各种端子(未示出)。例如，其具有用于输入字同步信号WS的端子“WS”、用于输入串行时钟信号SCK的端子“SCK”、以及与电源和地电位相连接的其它端子(未示出)。

块BL(1)包括串联连接的输入端itm(1)、A/D转换器53(1)、移位寄存器(SHIFT)54(1)、锁存电路(PWM)55(1)、以及输出端otm(1)。其它块BL(2)至BL(16)中的每一个与块BL(1)类似地构成。在这里，A/D转换器53(代表A/D转换器53(1)至53(16)的每一个)处理10位；移位寄存器54(代表移位寄存器54(1)至54(16)的每一个)处理16位；并且，锁存电路55(代表锁存电路55(1)至55(16)的每一个)处理9位。

所有块BL(1)至BL(16)被连接在一起，使得属于相邻块的移位寄存器54被串联连接。此外，数据接收端DR连接到包括在块BL(1)中的移位寄存器54(1)的输入端，并且，数据传送端DX连接到包括在块BL(16)中的移位寄存器54(16)的输出端。

在串行时钟信号SCK的后沿定时处，移位寄存器54的所有位被移动一位，使得最后一位被传送到下一个寄存器，作为其最高位。A/D转换器53对通过输入端itm输入的检测信号SD执行模拟-数字转换，以便保存其结果。在字同步信号WS的后沿定时处，A/D转换器53的所有位被传送到移位寄存器54；移位寄存器54的所有位被传送到锁存电路55；并且，锁存电路55的所有位被输出到输出端otm。

在本实施例中，每个ASIC 52具有执行串行输入/输出操作的能力、以及对16个通道执行并行输入/输出操作的能力。接下来，将在下面描述ASIC 52的输入/输出操作。

每当串行时钟信号SCK的后沿出现1536次(其中，1536＝16(通道)×6(ASIC)×16(位))时，就出现一个字同步信号WS的后沿。在这里，将在下面描述数据处理。

如图3所示，DSP 51按照串行时钟信号SCK的后沿定时，通过其输出端dx而以串行方式给ASIC 52(1)的数据接收端DR提供PWM值。此外，DSP51通过其输入端dr，以串行方式从ASIC 52(6)检测信号的数据传送端DX接收数字物理信息(physical information)(在下文中称为“A/D值”)，其中，通过对检测信号SD(对应于模拟物理信息)执行模拟-数字转换而产生所述数字物理信息。如上所述，PWM值对应基于演奏数据和DSP 51中的A/D值而产生的电流值u(k)。下面将以时序方式来说明此操作。

图5A至5F是示出在I/O单元50中执行的数据处理的时序图，其中，相对于时间“t”，时间进程从左向右发生。图5A示出了字同步信号WS的后沿定时。图5B示出了A/D转换器53中的处理。图5C至5E示出了DSP 51中的处理。图5F示出了锁存电路55中的处理。图6A至6D示意性地示出了包括6个ASIC 52的I/O单元50中的数据处理，其中，“A/D”表示6个A/D转换器53的集合；“SHIFT”表示6个移位寄存器54的集合；而“PWM”表示6个锁存电路55的集合。

在上文中，“n”表示在字同步信号WS的后沿定时“n”处受到DSP 51中的控制操作(即，用于基于演奏数据和A/D值产生PWM值的计算)的多个数据(即数据组)。在图6A至6D中，在各自指定特定数据组的“n”、“n+1”、和“n+2”的下面描述了诸如(A/D)和(PWM)的括号中的表述，以便为对应的数据组指定A/D值和PWM值。

如图6A所示，在进行对于DSP 51中的数据组“n”的控制操作(参见图5D中的第三列“n：控制操作”)的同时，与串行时钟信号SCK同步地执行下面的操作。

首先，将在控制操作中完成、并由此被转换为PWM值的数据组“n-1”以串行方式从DSP 51的输出端dx传送到ASIC 51(1)的数据接收端DR。这在图5E中的第三列“n-1：PWM值传送”中示出。在移位寄存器54中，将数据接收端DR接收到的数据组“n-1”的所有位逐个移位，由此，将先前被转换为A/D值、并被保存在移位寄存器54中的数据组“n+1”的所有位逐个移位，使得将它们以串行方式从ASIC 52(6)的数据传送端DX传送到DSP 51的输入端dr。这在图5C中的第三列“n+1：A/D值接收”中示出。

在进行前述操作的同时，包括在每个ASIC 52中的A/D转换器53(1)至53(16)通过输入端itm(1)至itm(16)(参见图4)，并行集中接收模拟检测信号SD的所有位，其中，在字同步信号WS的下一个后沿定时“n+1”之前，它们受到模拟-数字转换，以便产生关于数据组“n+2”的A/D值。这在图5B中的第三列“n+2：A/D转换”中示出。此外，在字同步信号WS的下一个后沿定时之前，包括在每个ASIC 52中的锁存电路55(1)至55(16)将被转换为PWM值并保存在其中的数据组“n-2”的所有位集中输出到输出端otm(1)至otm(16)(参见图4)。这在图5F中的第三列“n-2：PWM输出”中示出。

如上所述，在字同步信号WS的下一个后沿定时之前，如图6B所示，数据组“n”和“n+1”被保存在DSP 51中；数据组“n+2”被保存在A/D转换器53中；数据组“n-1”被保存在移位寄存器54中。如图6B和6C所示，在字同步信号WS的后沿定时“n+1”处，将数据组“n-1”从移位寄存器54传送到锁存电路55，而将数据组“n+2”从A/D转换器53传送到移位寄存器54。因此，在字同步信号WS的每个后沿定时处，有可能更新用于控制键驱动单元20的电流值u(k)的占空比。

随后，如图6D所示，更新当前经受处理的数据组。然后，重复与上面结合图6A描述的操作类似的操作，直到字同步信号WS的下一个后沿定时为止。

根据本实施例，与串行时钟信号SCK同步地、以串行方式将PWM值从DSP 51传送到关于96个通道的移位寄存器54，并以串行方式将保存在移位寄存器54中的A/D值传送到DSP 51。在字同步信号WS的后沿定时处，移位寄存器54并行集中输入检测信号SD的所有位，并且并行集中输出保存在移位寄存器54中的PWM值。这表明：在移位寄存器54中，A/D值的串行/并行传送操作同时充当PWM值的串行/并行传送操作。也就是说，移位寄存器54同时执行关于A/D值和PWM值的传送操作的两个功能。换句话说，与包括单独用于对A/D值和PWM值的传送操作的两组移位寄存器的电路相比，本实施例可简化电路结构。此外，由于本实施例不产生关于每个单独的键1的检测和驱动的时间偏差，所以，本实施例与传统的公知分时系统相比具有优势。因此，即使在音乐演奏装置配有被控制用来同时生成和弦(chord)的众多操作器时，也有可能实现高精度的实时音乐演奏。简而言之，本实施例展示了利用简单的电路结构对众多操作器进行的实时反馈控制，而不考虑可同时控制的操作器的有限数目。

通过改变包括在每个ASIC 52中的块BL的数目、或者通过改变包括在I/O单元50中的ASIC 52的数目，可容易地改变“可控制的”通道的数目。可替换地，通过修改DSP 51中的控制算法，可容易地改变“可控制的”通道的数目。这提高了音乐演奏装置之间的兼容性和通用性。本实施例不需要被限制为具有键盘组件的音乐演奏装置；因此，其可适用于具有使用操作器来演奏音乐的能力的任意种类的装置。

本实施例仅需要将在规定的定时集中执行的PWM值和A/D值的并行传送操作，所述规定的定时不需要被限制为字同步信号WS的后沿定时。

检测信号SD对应代表键31的按键位置的位置数据。当然，不一定使用检测信号SD来执行反馈控制。例如，有可能使用关于键31的位移的其它参数(例如，速度和加速度)。另外，在本实施例中，检测信号SD、A/D值、以及PWM值不是限制性的，因而本实施例可处理其它数据。

2.第二实施例

第二实施例与如图1、3、5A-5F和6A-6D所示的第一实施例基本类似；因此，将根据需要省略其详细描述。

图7是示出键盘组件30的控制机构的方框图，其中，与图2示出的前述方框图相比，键驱动单元20包括螺线管38和活塞39。此外，利用诸如I²S总线的允许传送数字音乐音调信号的三线(three-line)总线来配置I/O单元50中的连接线。

图8是示出包括在I/O单元50中的每个ASIC的内部结构的电路图，其中，DSP 51给每个ASIC 52提供串行时钟信号SCK和字同步信号WS，所述信号被分别提供给A/D转换器53、移位寄存器54和锁存电路55。

每当串行时钟信号SCK的后沿出现1536次(其中，1536＝16(通道)×6×16(位))时，就出现一个字同步信号WS的后沿。在第二实施例中，串行时钟信号SCK和字同步信号WS均基于单个定时器16的振荡而产生，由此，例如，字同步信号WS与频率被设置为8MHz的串行时钟信号SCK同步。

第二实施例的操作与如图5A至5F和图6A至6D所示的第一实施例基本类似。

第二实施例特征在于以下方面：如何确定定义A/D值的并行输入定时和PWM值的并行输出定时的系统时钟频率、以及定义DSP 51和ASIC 52之间的数据传送定时的通信时钟频率的设置。

为了抑制噪声和保证令人满意的控制精度，优选地将PWM值控制在16KHz左右，由此以9位来表示脉宽的分辨率，也就是说，将该分辨率控制在512级(等于2⁹)。出于这一原因，系统时钟信号SCK(sys)确定如下：

SCK(sys)＝2⁹×16(KHz)

根据这一等式，将系统时钟信号SCK(sys)设置为8192KHz。

为了在音乐演奏中实现键31的所谓“快速连续击打”，对于数据传送来说，优选地将帧的数目设置为每秒5000或更多，也就是说，将关于字同步信号WS的后沿的频率设置为每秒5000或更多。对于每个单独通道的数据速率，优选地以9位或更多位来定义PWM值的分辨率，其中，通常使用“8”的倍数来表示所述分辨率；因此，本实施例将每个单独通道的数据速率设置为以16位来定义。将可在(字同步信号WS的后沿之间定义的)单个帧中处理的通道数目设置为96。因此，通信时钟SCK(com)确定如下：

SCK(com)＝16(位/通道)×96(通道/帧)×5000(帧/秒)

根据这一等式，将通信时钟SCK(com)设置为7680KHz，其接近系统时钟SCK(sys)的8192KHz。在这里，通信时钟SCK(com)和系统时钟SCK(sys)均接近8000KHz。第二实施例这样设置：将通信时钟SCK(com)和系统时钟SCK(sys)均设置为8000KHz，即8MHz，由此，相应地修正在前述等式中使用的“16KHz”和“5000(帧/秒)”。具体地说，响应于修正后的值，即15.625KHz和5208(帧/秒)，而控制PWM值。

第二实施例特征在于，共同确定系统时钟SCK(sys)和通信时钟SYS(com)，使得基于串行时钟信号SCK，在规定的定时执行PWM值的串行传送操作和并行输出操作。与基于不同的时钟信号而独立执行所述操作的系统相比，由于本实施例不需要专门用于ASIC 52的系统时钟，所以本实施例是有优势的。也就是说，有可能减小时钟生成器的数目，从而简化演奏控制系统的构造。

在基于不同的时钟信号而独立执行PWM值的串行传送操作和并行输出操作的前述系统中，例如，有必要提供实现移位寄存器54和锁存电路55之间的同步的缓冲器。这使系统结构复杂化，并且，这给演奏控制增加了一个采样延迟。也就是说，对于I/O单元50来说，同时处理6个数据组成为必要，而I/O单元50按时间序列最多可以同时处理5个数据组。这减小了演奏控制的响应。与前述系统形成对比的是，本实施例可减小演奏控制中的采样延迟数目；因此，有可能改进演奏控制系统的响应，由此使该系统稳定。

此外，第二实施例特征在于：共同确定系统时钟SCK(sys)和通信时钟SCK(com)，由此，基于相同的串行时钟信号SCK，在规定的定时执行到ASIC52的A/D值的并行输入操作、以及从ASIC 52到DSP 51的A/D值的串行传送操作。这消除了对A/D值的输入操作而为ASIC 52专门布置的独立系统时钟。在此方面，本实施例可简化演奏控制系统的构造。

在每个ASIC 52配有“独立的”系统时钟SCK(sys)的系统中，难以在ASIC52之间调整关于PWM值的后沿定时。因此，故意控制众多ASIC 52的后沿定时彼此不一致是非常困难的。在所有ASIC 52均基于“公共”系统时钟SCK(sys)操作的本实施例中，有可能在ASIC 52之间略微改变PWM值的后沿定时。也就是说，本实施例具有在ASIC 52之间令人满意地调整PWM值的后沿定时的优点。这使得有可能预先避免诸如电压下降的问题的发生。

附带地说，快闪型(flash type)A/D转换器不需要时钟生成器。在该情况中，没有必要给A/D转换器53提供串行时钟信号SCK和字同步信号WS。

由于可以在不脱离本发明的精神或本质特征的情况下以多种形式来实施本发明，因此本实施例是说明性的，而不是限制性的，由于本发明的范围由所附权利要求而不是之前的描述限定，并且，因此，权利要求意欲涵盖落入权利要求的边界和范围、或这种边界和范围的等同物中的所有改变。

本申请要求日本专利申请第2004-127143号和第2004-205039号的优先权，其内容通过引用而合并于此。

Claims (7)

1、一种音乐演奏装置，包括：

多个操作器；

多个驱动器，用于分别驱动所述多个操作器，每个驱动器被独立地控制；

多个传感器，用于检测关于所述多个操作器的位移，以便产生检测信号；

数字信号处理器，用于处理演奏数据，以便产生用于所述多个驱动器的驱动信号，并且用于基于串行时钟信号而输出字同步信号；以及

多个集成电路，每个集成电路与串行时钟信号同步地、以串行方式从数字信号处理器接收驱动信号，每个集成电路与字同步信号同步地并行接收检测信号，并且，每个集成电路与字同步信号同步地并行输出驱动信号。

2、根据权利要求1的音乐演奏装置，其中，将所述多个集成电路的每一个配置为由多个块构成的特定用途集成电路，每个块包括：输入端、模拟-数字转换器、用于接收并保存驱动信号的移位寄存器、锁存电路，以及输出端。

3、根据权利要求2的音乐演奏装置，其中，与串行时钟信号同步地，以串行方式将驱动信号从数字信号处理器传送到包括在所述特定用途集成电路内的多个块中的移位寄存器，并以串行方式将从模拟-数字转换器输出并被保存在移位寄存器中的数字值传送到数字信号处理器。

4、根据权利要求1的音乐演奏装置，其中，所述多个操作器对应多个键和/或多个踏板。

5、根据权利要求1的音乐演奏装置，其中，使用单个时钟生成器来产生串行时钟信号和字同步信号。

6、根据权利要求2的音乐演奏装置，其中，使用单个时钟生成器来产生串行时钟信号和字同步信号。

7、根据权利要求3的音乐演奏装置，其中，使用单个时钟生成器来产生串行时钟信号和字同步信号。

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