CN1674446A - 根据低密度奇偶校验码系统实现的解码单元和预处理单元 - Google Patents

根据低密度奇偶校验码系统实现的解码单元和预处理单元 Download PDF

Info

Publication number
CN1674446A
CN1674446A CNA2005100548943A CN200510054894A CN1674446A CN 1674446 A CN1674446 A CN 1674446A CN A2005100548943 A CNA2005100548943 A CN A2005100548943A CN 200510054894 A CN200510054894 A CN 200510054894A CN 1674446 A CN1674446 A CN 1674446A
Authority
CN
China
Prior art keywords
signal
value
unit
likelihood
minimum
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100548943A
Other languages
English (en)
Other versions
CN100527637C (zh
Inventor
前畠贵
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN1674446A publication Critical patent/CN1674446A/zh
Application granted granted Critical
Publication of CN100527637C publication Critical patent/CN100527637C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
    • H03M13/1117—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms using approximations for check node processing, e.g. an outgoing message is depending on the signs and the minimum over the magnitudes of all incoming messages according to the min-sum rule
    • H03M13/1122—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms using approximations for check node processing, e.g. an outgoing message is depending on the signs and the minimum over the magnitudes of all incoming messages according to the min-sum rule storing only the first and second minimum values per check node
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25B—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES FOR THE PRODUCTION OF COMPOUNDS OR NON-METALS; APPARATUS THEREFOR
    • C25B15/00—Operating or servicing cells
    • C25B15/08—Supplying or removing reactants or electrolytes; Regeneration of electrolytes
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25B—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES FOR THE PRODUCTION OF COMPOUNDS OR NON-METALS; APPARATUS THEREFOR
    • C25B1/00—Electrolytic production of inorganic compounds or non-metals
    • C25B1/01—Products
    • C25B1/02—Hydrogen or oxygen
    • C25B1/04—Hydrogen or oxygen by electrolysis of water
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25B—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES FOR THE PRODUCTION OF COMPOUNDS OR NON-METALS; APPARATUS THEREFOR
    • C25B9/00—Cells or assemblies of cells; Constructional parts of cells; Assemblies of constructional parts, e.g. electrode-diaphragm assemblies; Process-related cell features
    • C25B9/17—Cells comprising dimensionally-stable non-movable electrodes; Assemblies of constructional parts thereof
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
    • H03M13/1117—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms using approximations for check node processing, e.g. an outgoing message is depending on the signs and the minimum over the magnitudes of all incoming messages according to the min-sum rule
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/30—Hydrogen technology
    • Y02E60/36—Hydrogen production from non-carbon containing sources, e.g. by water electrolysis

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrochemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Abstract

在通过行处理单元对奇偶校验矩阵的行执行操作来计算外部值对数比αmn的处理中，存储用于行处理的数据中的最小绝对值和第二最小绝对值。当要被处理的数据与最小值相符时，输出第二最小值。当要被处理的数据与最小值不相符时，输出最小值。因此，有可能简化用于在根据最小和解码算法进行解码操作的处理中执行得到最小值的Min操作的部分的构造。有可能减小用于对低密度奇偶校验码进行解码的电路的规模。

Description

根据低密度奇偶校验码系统实现的 解码单元和预处理单元
技术领域
本发明涉及用于对输入码进行解码的解码单元、以及用于在解码处理中对预定的处理执行预处理的电路。更具体地，本发明涉及用于对低密度奇偶校验(LDPC)码进行解码的电路单元的构造。
背景技术
为了构建数据通信系统，需要这些性能，如快速通信、低功耗、以及高通信质量(低误比特率)。在无线、有线、记录系统和其它系统中，作为满足上述需求的技术之一，用于检测和纠正接收码中的错误的纠错技术已被广泛利用。
近年来，LDPC(低密度奇偶校验)码和和积(sum-product)算法作为这种纠错技术已引起了注意。在S.Y.Chung等人的文章“On the Design ofLow-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit”，IEEECOMMUNICATIONS LETTERS，Vol.5，No.2，Feb.2001，pp.58-60中，讨论了利用LDPC码的解码操作。Chung的文献披露了可通过利用速率-1/2不规则LDPC码来实现到白高斯通信信道的香农极限0.04dB的解码特性。不规则LDPC码为在奇偶校验矩阵中的行权重(在行中设为“1”的数目)和列权重(在列中设为“1”的数目)不恒定的这种码。在每行和每列中行权重和列权重恒定的LDPC码被称为规则LDPC码。
Chung披露了根据和积算法而对LDPC码进行解码的数学算法，但未示出用于专门执行所涉及的大量计算的硬件实现。
Yeo等人的文章“VLSI Architectures for Iterative Decoders in MagneticRecording Channels”，IEEE Trans.Magnetics，Vol.37，No.2，March 2001，pp.748-755中讨论了LDPC码的解码单元的电路构造。根据Yeo的文献，根据基于网格(trellis)的MAP(最大后验概率)算法(即BCJR算法)，而计算基于接收序列的信息码元(symbol)的后验概率。在网格中，为每个状态而计算前向迭代和后向迭代，并基于前向和后向迭代值而得到后验概率。在此计算等式中，使用相加-比较-选择-相加(Add-Compare-Select-Add)单元来进行计算。在LDPC码的计算中，配置所述单元，以便根据和积算法来生成奇偶校验矩阵，并利用从不同校验节点接收的值来计算估计值。
Wadayama在文章“Low Density Parity Check Codes and the Sum-ProductAlgorithm”，Technical Report of IEICE，MR 2001-83，Dec.2001中讨论了LDPC码与和积算法、以及在对数域中的最小和(min-sum)算法。在Wadayama的文献中，披露了仅通过四种基本运算或加法、求最小值、正/负确定、以及正负号的相乘来实现根据Gallager的f函数进行的处理。
根据Yeo和Wadayama的文献，为了生成奇偶校验矩阵来计算一阶估计字，根据和积算法用Gallager的f函数来更新外部值(outer value)对数比(log-ratio)α(外部信息的对数比)，并随后基于该外部值对数比来计算码元的先验值对数比β(先验信息的对数比)。因此，Gallager函数的运算需要长时间，并增加了单元规模。
Wadayama认为和积解码算法等价于最小和解码算法，并且，使用最小和解码算法可简化实际电路构造。然而，即使利用最小和解码算法，在通过使用奇偶校验矩阵来计算最小值的Min操作中，也通过对每个元素执行Min操作而得到最小值。因此，算术运算目标的元素的数目随着码长的增加而增加，使得处理时间也同样增加，并增加解码单元的规模和复杂度。
发明内容
本发明的一个目的在于提供具有减小的构造复杂度的对接收码进行解码的解码单元。
本发明的另一个目的在于提供具有减小的构造复杂度的可在对LDPC码的解码处理中实现最小和处理步骤的解码单元。
根据本发明的第一方面的解码单元包括：似然存储部件，用于在由预定数目的信号构成的单元块中的信号中提取具有最低似然的第一信号、以及仅次于第一信号具有第二最低似然的第二信号，并存储第一和第二信号；选择部件，用于选择第一和第二信号中的一个，以便在相关的单元块中选择除所关心的信号之外的具有最低似然的信号；以及接收信号估计部件，用于从由选择部件选择的信号以及一个单元块中的信号的符号产生新信号，以生成一个单元块中的信号的估计信号序列。
根据本发明的第二方面的预处理单元用于通过使用在奇偶校验矩阵中沿第一方向对齐的元素，来执行计算输入信号的估计值的处理的预处理，并包括：存储部件，用于接受输入信号之中包括在一个处理单元中的信号，并在该单元中提取两个绝对值较小的信号，并存储提取的信号；以及最小值检测部件，用于选择存储在存储部件中的两个信号中的一个，以便选择所关心的信号之外的一个处理单元中最小的信号，并输出所述一个处理单元中的信号的所选的一个信号。根据最小值检测部件的输出值，对所述一个处理单元中的信号执行基于在奇偶校验矩阵中沿第一方向对齐的元素的处理。
根据第一方面的解码单元，仅需要存储两个具有低似然的信号值，而不需要存储处理单元块中的所有信号值。因此，可减小电路规模。另外，仅选择两个信号作为候选，而不需要使用作为选择目标的一个处理单元块中的所有其它信号来执行选择处理，使得计算量减小，并因而减小了处理时间。
根据第二方面的预处理单元，从包括在一个处理单元中的输入信号中提取两个绝对值更小的信号，并将其存储。对于在这一个处理单元中的信号，选择存储在存储部件中的一个信号，以便从所关心的信号之外的信号中选择绝对值最小的信号。在检测最小值的处理中，不需要为了使所有其它信号成为选择候选来执行最小值检测处理而存储所有信号。因此，可减小电路规模和处理时间。因此，有可能高速执行外部值对数比的计算、或解码操作中最小值检测的预处理。
从下面结合附图对本发明的详细描述中，本发明的前述和其它目的、特征、方面和优势将变得更为清楚。
附图说明
图1示意性地示出了使用本发明的通信系统的构造；
图2示出了传送数据和解调数据之间的关系的示例；
图3示意性地示出了根据本发明的第一实施例的解码器的构造；
图4示出了用于定义在根据本发明的解码算法中使用的子集的矩阵；
图5图解了图4中示出的奇偶校验矩阵的Tanner图；
图6A-6C图解了图3中示出的行处理部件的操作内容；
图7图解了图3中示出的列处理部件的处理操作；
图8为表示图3中示出的循环确定(loop determining)部件的操作的流程图；
图9为表示根据本发明的第一实施例的行处理部件的外部值对数比计算操作的流程图；
图10示意性地示出了根据本发明的第一实施例的Min操作部件的构造；
图11示意性地示出了图10中示出的选择器的构造；
图12示意性地示出了根据本发明的第一实施例的Min操作部件的整体构造；
图13示意性地示出了根据本发明的第二实施例的Min操作部件的构造；
图14示意性地示出了图13中示出的选择器的构造；
图15表示图13中示出的Min操作部件的操作；
图16示意性地示出了图3中示出的行处理部件的符号计算部分的构造的示例；
图17示出了用作本发明的第三实施例中的示例的奇偶校验矩阵；
图18示意性地示出了根据本发明的第三实施例的最小值存储部件的构造；和
图19示意性地示出了本发明的第三实施例的修改的最小值存储部件的构造。
具体实施方式
[第一实施例]
图1示出了使用根据本发明的解码单元的通信系统的构造的示例。在图1中，在传送方，通信系统包括：编码器1，用于通过将用于纠错的冗余位加到传送信息中而产生传送码；以及解调器2，用于根据预定方法而对从编码器1接收的(K+M)位的码进行调制，并将调制码提供到通信路径3。
编码器1将用于奇偶校验计算的M位的冗余位加到K位的信息中，以产生(K+M)位的LDPC码(低密度奇偶校验码)。在奇偶校验矩阵中，行对应于冗余位，而列对应于码位。
根据通信路径3的架构，调制器2执行诸如幅度调制、相位调制、码调制、频率调制、或正交频分复用调制的调制。当通信路径3为光纤时，例如，调制器2根据传送信息位值而改变激光二极管的输出强度，并由此执行光强调制(即一种幅度调制)。例如，当传送数据位为“0”时，激光二极管的发射强度增大，以将其设为用于传送的“+1”。当传送数据位为“1”时，激光二极管的发射强度减小，以将其转换为“-1”并传送它。
接收方包括：解调器4，用于对通过通信路径3传送的调制信号进行解调，以产生(K+M)位的解调数字码；以及解码器5，用于对(K+M)位的码应用奇偶校验矩阵操作处理，以再现K位的原始信息。
解调器4根据通信路径3的传送模式而执行解调处理。对于幅度调制、相位调制、码调制、频率调制、或正交频分复用调制的情况，解调器4相应地执行诸如幅度解调、相位解调、码解调、或频率解调的处理。
图2以列表形式示出了在通信路径3为光纤的情况下，调制器2和解调器4的输出数据之间的对应关系。参照图2，在通信路径3为光纤的情况下，当传送数据为“0”时，调制器2增大传送激光二极管(发光二极管)的发射强度，以传送“1”，而当传送数据为“1”时，发射强度减小，以传送位“-1”。
由于通信路径3上的传送损耗等，到达解调器4的光强以模拟形式分布在从最大强度到最小强度的范围中。解调器4对接收的光信号执行量化处理(模数转换电路)，并检测接收电平。图2示出了在以8个电平来量化接收光电平的情况下的接收信号强度。当接收光电平为数据“7”时，发射强度极高，而当接收光电平为“0”时，光强度极低。每个接收光电平与带符号数据相关，并从解调器4输出。当接收光电平为“7”时，解调器4输出数据“3”。当接收光电平为“0”时，解调器4输出数据“-4”。因而，解调器4为1位的接收信号而输出多电平量化信号。
解码器5从解调器4接受(K+M)位的接收信息(每位包括多电平信息)，并根据最小和解码算法而应用LDPC奇偶校验矩阵，以恢复K位的原始信息。
在图2中，解调器4产生以8个电平量化的位。然而，通常，解调器4可使用被量化为L个值(L≥2)的位来执行解码处理。
在图2中，可使用比较器来根据阈值而确定接收信号的电平，以产生二进制信号。
图3示意性地示出了根据本发明的解码器5的构造。图3还示出了解调器4和通信路径3。解调器4包括：解调电路4a，用于对从通信路径3施加的信号进行解调；以及模数转换电路4b，用于将由解调电路4a产生的模拟解调信号转换为数字信号。模数转换电路4b将输出数据Xn提供到解码器5。提供到解码器5的数据Xn为L-电平数据，其中L等于或大于2。由于数据Xn为多电平量化数据，所以在下文中，Xn将被称为“码元”。解码器5根据最小和解码算法而对输入码元Xn序列进行解码，以产生估计码Cn。
解码器5包括：对数似然比计算部件10，用于产生从解调器4接收的解调码元Xn的对数似然比λn；行处理部件12，用于对奇偶校验矩阵执行行处理；列处理部件14，用于对奇偶校验矩阵执行列处理；以及循环确定部件16，用于根据从对数似然比计算部件10接收的对数似然比λn而产生符号和行处理部件12的输出位(外部值对数比)αmn。
对数似然比计算部件10与接收信号的噪声信息无关地产生对数似然比λn。当考虑到噪声信息时，通常由Xn/2·σ给出对数似然比λn，其中σ表示噪声方差。然而，在第一实施例中，对数似然比计算部件10由缓冲电路或常倍数(multiplying-constant)电路构成，并由Xn·f给出对数似然比λn，其中，f为非零正数。通过不利用噪声信息而计算对数似然比，可简化电路构造以及计算处理。根据最小和解码算法，利用奇偶校验矩阵处理中的最小值来执行该操作，并由此在信号处理中保持线性。因此，不需要例如根据噪声信息而对输出数据进行归一化的处理。
行和列处理部件12和14根据下面的等式(1)和(2)来执行操作处理，并对奇偶校验矩阵中行中的每个元素和列中的每个元素分别执行处理(行处理和列处理)。行处理部件12根据从列处理部件14提供的先验值对数比βmn和对数似然比λn来更新外部值对数比αmn。
α mn = ( Π n ′ ∈ ( m ) \ n sign ( λ n ′ + β mn ′ ) × min n ′ ∈ A ( m ) \ n | λ n ′ + β mn ′ | ) . . . ( 1 )
βmn：初始值＝0
β mn = Σ m ′ ∈ B ( n ) \ m α m ′ n . . . ( 2 )
在上面的等式(1)和(2)中，(n′∈A(m)\n)和(m′∈B(n)\m)表示所关心的元素之外的元素。在外部值对数比αmn中，n′不等于n(n′≠n)。在先验值对数比β中，m′不等于m(m′≠m)。表示α和β在矩阵中的位置的下标“mn”通常以注脚形式表示，但为了易读性，在本说明书中以平面形式(planar form)表示。
通过下面的等式(3)来定义函数“sign(x)”。
sign ( x ) = 1 x &GreaterEqual; 0 - 1 x < 0 . . . ( 3 )
函数“min”表示用于得到最小值的操作。
在二元素(two-element)的情况下，集合A(m)和B(m)为集合[1，N]＝{1，2，...，N}的子集，M×N矩阵H＝[Hmn]为要被解码的LDPC码的奇偶校验矩阵。
A(m)＝{n：Hmn＝1}      ...(4)
B(n)＝{m：Hmn＝1}      ...(5)
因此，子集A(m)表示在奇偶校验矩阵H的第m行中带有“1”的列索引号的集合，而子集B(n)表示在奇偶校验矩阵H的第n列中带有“1”的行索引号的集合。
具体地，现在将考虑如图4所示的奇偶校验矩阵H。在图4中示出的奇偶校验矩阵H中，在第一行的第一、第二、以及第三列中出现“1”，并且，在第二行的第三和第四列中也出现“1”。此外，在第三行的第四、第五和第六列中出现“1”。因此，在此情况下，子集A(m)表示如下：
A(1)＝{1，2，3}，
A(2)＝{3，4}，
A(3)＝{4，5，6}，
同样，子集B(n)表示如下：
B(1)＝B(2)＝{1}，
B(3)＝{1，2}，
B(4)＝{2，3}，
B(5)＝B(6)＝{3}
对于奇偶校验矩阵H，当应用Tanner图时，“1”表示与列相对应的变量节点和与行相对应的校验节点之间的连接关系。在本说明书中，此关系被称为“带有‘1’”。更具体地，如图5所示，变量节点1、2和3连接到校验节点X(第一行)，而变量节点3和4连接到校验节点Y(第二行)。变量节点4、5和6连接到校验节点Z(第三行)。变量节点对应于奇偶校验矩阵H中的列，而校验节点X、Y和Z对应于奇偶校验矩阵H中的各行。因而，将图4中示出的奇偶校验矩阵应用于总共3个信息位和3个冗余位的6位码。
奇偶校验矩阵H仅包括少量的“1”，并由此为低密度矩阵，从而使计算量较小。
在变量节点和校验节点之间传播每个条件概率P(Xi|Yi)，并根据MAP算法而为每个变量节点确定合适的符号。条件概率P(Xi|Yi)表示在条件Yi下Xi成立的可能性。
循环确定部件16基于由行和列处理部件12和14的操作处理的结果而产生一阶估计字，并确定这些一阶估计字是否形成码字。当在奇偶校验中校验子(syndrome)不为“0”时，重复执行该处理。当将该处理迭代了预定次数时，输出当前产生的一阶估计字，作为码字。
根据本发明，通过存储码序列中|λn+βmn|的最小值和第二最小值并选择所述两个最小值的任一个，来执行最小值函数min的运算，而与不利用所有输入数据(码元)Xn的对数似然比λn和先验值对数比β而执行前述等式(1)中的最小值函数min的运算处理操作(下文中称为“Min操作”)的过程不同。
现在将具体描述在行处理部件12中计算外部值对数比αmn的操作。将输入码元序列Xn设想为下面的输入码元：
Xn＝(3，1，2，-1，1，2)
如图4所示的检验矩阵H用于奇偶校验矩阵H，下文中仅将其称为“校验矩阵H”。
和对校验矩阵H中第一行的处理一样，执行图5中示出的对校验节点X的处理。在此情况下，如图6A所示，可通过使用变量节点2和3的值(λ2+β12)和(λ3+β13)来检测绝对值的最小值、并乘以变量节点2和3的这些值的符号，而得到外部值对数比αmn。因此，通过下面的等式来表示外部值对数比α11：
α11＝sign(λ2+β12)·sign(λ3+β13)·Min(|λ2+β12|，|λ3+β13|)
与变量节点4至6相对应的校验矩阵H中的元素为“0”，并且，在此计算处理中不被利用。上面等式中的符号“·”表示相乘。
如图6B所示，根据下面的等式，使用变量节点1和3的值(λ1+β11)和(λ3+β13)，同样可得到外部值对数比α12。
α12＝sign(λ1+β11)·sign(λ3+β13)·Min(|λ1+β11|，|λ3+β13|)
如图6C所示，根据下面的等式，使用变量节点1和2的值(λ1+β11)和(λ2+β12)，可计算出外部值对数比α13。
α13＝sign(λ1+β11)·sign(λ2+β12)·Min(|λ1+β11|，|λ2+β12|)
如上所述，在第一行的计算操作中，如图6A-6C所示，计算第一行中除了所关心的元素或自身之外的绝对值最小的元素的分量，并乘以相关分量的符号。
在处理单元中所涉及的码元中，得到绝对值最小的码元、或最低似然信息(与精确度的可靠性相关的信息，并由此对应于概率信息)，并得到外部值对数比。因此，当利用奇偶校验矩阵时，带有“1”的位位置中的码元包含与通信路径中的可靠性相关的信息。因而，检测出可靠性最低(即，似然最低)的码元、或绝对值最小和出错可能性最高的码元。这种似然最低的码元被视为产生最大影响，并被用来得到绝对值。这是Min操作的处理的具体内容。
通过在处理单元中将很有可能出错、且在信号序列中产生影响的所有码的符号相乘，而估计外部值对数比αmn的符号。该处理从可靠性最低的状态开始，并重复该处理，以获得可靠性最高的符号值。此处理操作为最小和解码算法中的Min操作处理的内容。
例如，图2中示出的解调器生成输出，当传送码位为“1”或“0”时，假设该输出的值为“3”或“-4”。然而，当由于通信路径上的传送损耗的影响而造成输出值为“0”或“-1”时，其绝对值小，而出现错误的可能性高。使用这种绝对值小的不确定接收信号来恢复原始码。
在下面的描述中，绝对值最小的信号被称为似然最低的信号，这是由于这种信号具有高的出错概率。
将得到的外部值对数比αmn提供到图3中示出的列处理部件14和循环确定部件16。列处理部件14执行由前述等式(2)表示的计算处理。在此处理中，使用在校验矩阵H的每行中产生的外部值对数比，并相加所关心的行之外的对应列中带有“1”的位置中的外部值对数比。因此，当校验矩阵H具有图4中示出的结构时，由于在第一行或所关心的行之外的第一列上的任何位置都不出现“1”，如图7所示，所以先验值对数比β11变为“0”。
循环确定部件16使用由行处理部件12产生的外部值对数比αmn、以及从对数似然比计算部件10提供的对数似然比λn，并产生由多个码构成的码字。码的数量对应于校验矩阵的列数。
图8为循环确定部件16的处理操作的流程图。现在将参照图8来描述循环确定部件16的处理操作。
在初始化操作中，初始化循环次数以及先验值对数比βmn。循环次数表示由行处理部件12使用列处理部件14所产生的先验值对数比βmn来产生外部值对数比αmn的循环中的操作次数。为循环次数预先确定最大值。将先验值对数比βmn初始化为“0”(步骤SP1)。
接下来，根据接收码元序列，对数似然比计算部件和行处理部件分别产生对数似然比λn和外部值对数比αmn，并将其提供到循环确定部件16(步骤SP2)。
根据对数似然比λn和外部值对数比αmn，循环确定部件16执行(λn+∑αmn)运算，以计算估计的接收字Qn(步骤SP3)。对子集B(n)中的元素m实施求和“∑”。
确定在步骤SP3中计算出的值Qn的正/负号(步骤SP4)，并产生一阶估计码Cn(步骤SP5)。在以二进制补码表示法来表示估计的接收字Qn时，可通过观察最高有效位(符号位)的位值来确定正/负号。
当产生了所有估计码Cn、并产生了码字(C1，...，CN)时，随后执行奇偶校验(步骤SP6)。在此奇偶校验中，通过使用校验矩阵H的转置矩阵来计算((C1，...，CN)·Ht＝0)。当通过该计算而产生的校验子为0时，输出一阶估计字(C1，...，CN)，作为估计字(步骤SP9)。
当产生的校验子不为0时，随后确定循环次数是否为最大值(步骤SP7)。具体地，对产生一阶估计字的次数进行计数。当计数值达到了预定的最大值时，停止对码的进一步计算，并将当前产生的一阶估计字作为码字输出(步骤SP9)。因此，避免了这种情形，即为收敛性差的有噪声的码而不必要地浪费操作处理时间。
当在步骤SP7中确定循环次数未达到最大值时，循环次数加1，并恢复行和列处理部件12和14的处理，以再次执行在步骤SP2中开始的操作处理。
上面的处理系列为在LDPC最小和解码算法中的处理。稀疏矩阵或包含很少数目的“1”的矩阵用于奇偶校验矩阵H，由此减小了计算次数。然而，在Min操作中，必须利用带有“1”的节点的所有值来检测最小绝对值。因此，如果奇偶校验矩阵H的大小随着接收码元的数目的增加而增加，则“1”的数目相应增加，并且，执行Min操作的部分的电路规模增大。根据本发明，根据下面描述的过程，用小规模的电路来高速执行Min操作。
图9为表示根据本发明的第一实施例的行处理部件12的处理操作的流程图。下面将参照图9来描述根据本发明的第一实施例的行处理部件的操作。
根据校验矩阵H的子集A(m)，提取序列|λn′+βmn′|(步骤SP10)。
从提取的绝对值序列中检测并存储最小值和第二最小值(步骤SP11)。允许最小值和第二最小值彼此相等的情况。具体地，在计算外部值对数比αmn时，必须执行从除去自身或所关心的节点的值之外的集合中选择最小绝对值(下文中称为“最小值”)的操作。因此，最小值和第二最小值可能彼此相等。接下来，执行Min操作。确定输入值(|λn′+βmn′|)是否与存储的最小值相符(步骤SP12)。
当输入值与最小值相符时，选择第二最小值作为对应的Min操作值(步骤SP13)。当其与最小值不相符时，选择比较中的最小值，并将其作为Min操作值输出(步骤SP14)。
将在步骤SP13和SP14中选择的Min操作值乘以符号，以产生外部值对数比αmn(步骤S15)。
因此，不需要存储有关Tanner图的变量节点(校验矩阵中带有“1”)的所有值，并且，仅需要存储第一和第二最小值，以便显著减小电路规模。由于仅执行与最小值的比较来执行Min操作，所以，不需要与其它绝对值分量的比较。此处理减小了操作处理时间。
在步骤SP15与符号相乘的处理中，仅与所关心的值的符号之外的符号相乘，并且，在以二进制补码表示法来表示每个节点的值的情况下，可通过1位来表示符号。因此，用于存储用于符号相乘的符号的存储部件可具有显著减小的存储容量。在此情况下，在检测最小值的过程中可预先得到所有变量节点的符号的相乘值。因此，可基于所有符号的乘积值、以及自身的符号或操作中的节点的值，而容易地执行符号的相乘。具体地，当所有变量节点的符号的乘积为正、而自身的符号为负时，自身之外的操作值的符号的乘积为负。因此，当符号位“1”表示二进制补码表示法中的负时，可通过确定所有节点的符号的乘积的符号位和自身的符号之间的相符/不相符，来执行符号操作中的相乘处理。由此，同样地简化信号相乘处理，并可显著简化外部值对数比αmn的计算。
现在假定以下面的子集Vm作为示例。
Vm＝{v1，v2，v3，...，vk-1，vk}，
其中，vi＝|λi+βmi|
现在将考虑Min操作。假定最小值为v1，且第二最小值为vk。现在对外部值对数比αm1执行Min操作。在此情况下，从自身之外的值v2至vk之中计算最小值。由于最小值为自身的值v1，所以，在值v1的Min操作中选择第二最小值vk，从而得到Min操作的正确结果。对于值v2，从v1和v3-vk之中同样选择最小值，并由此选择v1，从而得到Min操作的正确结果。对于值vk，从除去自身vk之外的值v1至vk-1之中同样选择最小值，并由此选择v1。因而，可通过如图9所示的步骤SP12至SP14中的操作来精确地执行Min操作。
图10示意性地示出了在图3中示出的行处理部件12中执行Min操作的部分的构造。在图10中，Min操作部件包括：绝对值存储器20，用于通过使用输入值(λn+βmn)来存储绝对值；第一最小值存储器22，用于连续地接收输入值(λn+βmn)，并存储绝对值最小的第一最小值FIM；第二最小值存储器24，用于接收输入值(λn+βmn)序列，并存储第二最小值SEM；以及选择器26，用于根据有关输入值序列中的位置的位置信息i，而读取绝对值存储器20中的对应的绝对值val，并将绝对值va与第一最小值FIM相比较，以基于比较结果而选择第一和第二最小值FIM和SEM中的一个，以便输出Min操作的结果MIN。
给绝对值存储器20连续提供校验矩阵H的对应行(第m行)中的元素，并存储其绝对值。在此情况下，仅给绝对值存储器20连续提供与校验矩阵H中带有“1”的子集A(m)的列索引号相对应的元素。位置信息i表示子集A(m)中每个元素分别的位置。
图11示出了图10中示出的选择器26的构造的示例。在图11中，选择器26包括：比较器30，用于将根据位置信息i而从绝对值存储器20中读取的绝对值val与存储在第一最小值存储器22中的第一最小值FIM相比较；以及多路转换器(MUX)32，用于根据比较器30的输出信号而选择第一和第二最小值FIM和SEM中的一个，并输出Min操作结果MIN。
当比较器30确定从绝对值存储器20中读取的绝对值val等于第一最小值FIM时，多路转换器32选择第二最小值SEM，并将所选择的值作为Min操作结果MIN而输出。当比较器30确定从绝对值存储器20中读取的绝对值val不同于第一最小值FIM时，多路转换器32选择第一最小值FIM，并将其作为Min操作结果MIN而输出。
如图10和11所示，可仅通过基于每个绝对值val和第一最小值FIM之间的比较结果来选择第一和第二最小值FIM和SEM中的一个，而产生Min操作结果。因此，可显著减小电路规模和运算时间。
当绝对值存储器20由FIFO(先进先出)电路(例如，移位寄存器电路)构成时，不特别需要提供指示子集A(m)中所关心的元素的位置的位置信息i。由于不使用校验矩阵的对应行中与“0”相对应的列中的元素，所以，FIFO电路可以以输入的顺序来依次输出绝对值val。因此，可以按位置顺序来从绝对值存储器20中读取绝对值val，而不使用位置信息i。
如果以二进制补码表示法表示操作值，则为存储在绝对值存储器20中的绝对值存储除了操作值的符号位之外的位。当使用二进制补码表示时，对符号位之中的“1”的位进行计数，并可确定存储在绝对值存储器20中的所有值的符号的乘积的正/负。根据位置信息i，确定与存储在绝对值存储器20中的绝对值val相对应的符号位是否与所有符号的乘积相符，并且，因而可得到在Min操作中使用的元素的符号的相乘结果。
因此，在此情况下，并行地执行Min操作和符号相乘操作以快速检测外部值对数比αmn。
图12示出了用于M行乘N列的校验矩阵的Min操作部分的构造。如图12所示，为第一至第M行分别提供Min操作部件35-1至35-M。第一行Min操作部件35-1接收输入值(λn+β1n)，并产生Min操作结果MIN(1)。第二行Min操作部件35-2接收输入值(λn+β2n)，并产生Min操作结果MIN(2)。第M行Min操作部件35-M接收输入值(λn+βMn)，并产生Min操作结果MIN(M)。
这些Min操作部件35-1至35-M各自具有图10和11中示出的结构。Min操作部件35-1至35-M中的每个接收位置信息(即表示对应行中带有“1”的列的信息)，并执行Min操作处理。
因而，即使对于具有大尺寸的奇偶校验矩阵H，也仅为各行提供Min操作部件35-1至35-M，如图12所示。Min操作部件35-1至35-M中的每个仅需要存储第一和第二最小值，并存储与各个子集A(m)相对应的值。因此，仅在行方向上增加了电路规模，而抑制了列方向上的电路规模的增加。
将Min操作单元用于LDPC码的解码处理。然而，即使在奇偶校验矩阵H不是稀疏的、且奇偶校验矩阵H包含很多“1”并具有大的汉明行权重(行中“1”的数目)的情况下，也仅需要存储第一和第二最小值。因此，通过利用Min操作单元的结构，可对除了LDPC码之外的诸如BCH(Bose-Chaudhuri-Hocquenghem)码和CRC(循环冗余校验)码的不同码实施根据类似的最小和算法的解码处理。
当与时钟信号同步地执行Min操作处理时，可通过对定义处理周期的时钟信号进行计数，来产生位置信息i。
如上所述，根据本发明的第一实施例，通过为了和每个元素的绝对值相比较而存储与子集相对应的元素的第一和第二最小值，来执行Min操作处理。因此，即使在校验矩阵的行的数目增加的情况下，也有可能抑制电路规模的增加，并可高速执行Min操作处理。
[第二实施例]
图13示意性地示出了根据本发明的第二实施例的Min操作单元的构造。在图13中，Min操作单元包括：第一和第二最小值存储器22和24，其使用输入值(λn+βmn)，并分别存储其绝对值之中的第一和第二最小值；最小值位置存储器40，将位置信息POS存储在用于对存储在第一最小值存储器22中的第一最小值进行行处理的处理单元中；以及选择器42，用于基于最小值位置存储器40的位置信息POS和所关心的信号(即，要操作的信号)的位置信息i之间的比较，而选择第一和第二最小值FIM和SEM中的一个，并输出Min操作结果MIN。
根据图13中示出的Min操作单元的构造，仅需要将位置信息存储在第一最小值FIM的行处理单元中，而不需要将每个信号的值存储在行处理单元中，以便可进一步减小器件规模。
图14示意性地示出了图13中示出的选择器42的构造。在图14中，选择器42包括：比较器50，用于将表示操作目标的值的位置的位置信息i与表示信号处理单元中的第一最小值FIM的位置的位置信息POS相比较；以及多路转换器(MUX)52，用于根据比较器50的输出信号而选择第一和第二最小值FIM和SEM中的一个，并将所选的值作为Min操作结果MIN输出。
当比较器50指示位置信息i等于信息POS时，选择器42选择第二最小值SEM，以将所选的值SEM作为Min操作结果MIN输出。当比较器50指示位置信息i不同于信息POS时，多路转换器52选择第一最小值FIM，以将其作为Min操作结果MIN输出。
在第一最小值FIM存在于多个位置的情况下，只需要仅存储一个第一最小值的位置。
具体地，现在假定将值3、1、2、-1、-1和2分别分配给变量节点1至6，如图15所示。如下执行对示出的信号序列的Min操作。在计算绝对值的最小值中，首先将变量节点2的值“1”存储为第一最小值FIM，而将其节点号“2”存储为最小值位置信息POS。变量节点4或5带有绝对值1，并且，在此情况下，将变量节点4的值存储为第二最小值SEM。变量节点4的第二最小值SEM为“1”，这是因为取了绝对值。因此，在此情况下，第一和第二最小值FIM和SEM彼此相等。当对变量节点2实施Min操作时，通过参照除了变量节点2之外的变量节点的信号值，来选择绝对值的最小值，并因此选择第二最小值SEM。当对变量节点4实施Min操作时，通过参照除了变量节点4之外的变量节点的信号值，来执行Min操作，以便选择变量节点2的第一最小值FIM。对于变量节点5，同样选择变量节点2的第一最小值FIM。
即使在多个信号值的每一个都具有等于第一最小值的绝对值的情况下，将这种值中的两个分别存储为第一和第二最小值，并仅存储有关第一最小值的位置的位置信息。因而，可通过根据操作目标的信号值的位置而选择第一或第二最小值，来精确地执行Min操作。
类似于图12中示出的结构，以与校验矩阵的每行相平行地排列图13中示出的Min操作单元，并且，与对其它行的Min操作相并行地对每行执行用于得到αmn的行处理中的Min操作。
图16通过示例的方式示意性地示出了行处理单元中用于产生外部值对数比αmn的符号SGN的部分的构造。在图16中，信号产生部分包括：符号存储器60，用于顺序存储输入信号(λn+βmn)的符号；所有符号乘积保持电路62，用于得到并保持存储在符号存储器60中的所有符号的乘积；读取电路64，用于根据位置信息i而从符号存储器60中读出符号；以及符号确定电路66，用于基于由读取电路64读取的符号sign(i)、以及保持在所有符号乘积保持电路62中的所有符号乘积的符号ALS，来确定外部值对数比αmn的符号SGN。
符号存储器60由例如FIFO电路构成，并顺序存储输入信号(λn+βmn)的符号。所有符号乘积保持电路62连续将存储在符号存储器60中的符号相乘，并保持相乘的最终结果。读取电路64根据位置信息i而读取存储在符号存储器60中的符号sign(i)。
当从读取电路64读取的符号sign(i)为正时，符号确定电路66输出所有符号乘积结果ALS，作为外部值对数比αmn的符号SGN。当从读取电路64读取的符号sign(i)为负时，符号确定电路66对从所有符号乘积保持电路62提供的符号ALS取反，以产生外部值对数比αmn的符号SGN。
由此，可与Min操作相并行地检测符号SGN。当每个码元的符号通过1位来表示、且分别由符号位“0”和“1”来表示正和负号时，例如，可通过EXOR电路来实现此符号确定电路66。
如上所述，根据本发明的第二实施例，对于Min操作，存储对应的信号序列中的第一和第二最小值，存储最小值的位置，并根据位置信息而选择第一和第二最小值中的一个，并将其作为Min操作的结果输出。不需要存储所有输入信号序列，并可减小电路规模，以便即使在校验矩阵具有增加的尺寸的情况下也能实现快速行处理。
[第三实施例]
现在将参照图17来考虑6行乘12列的校验矩阵。对输入信号X(1)至X(12)实施Min操作。在图17中示出的校验矩阵中，在第一行的第1、第4、第6、第8、第10和第11列上设置“1”。在对第1行的处理中执行Min操作时，从这些列上的输入信号X(1)、X(4)、X(6)、X(8)、X(10)和X(11)之中检测第一和第二最小值，并将其保持。如将在下面依次描述的，可以通过连续且顺序接受输入信号而检测最小值的方式、或并行处理输入信号的方式，来执行最小值的这种检测。
图18示意性地示出了根据本发明的第三实施例的Min操作部件的构造。参照图18，用于Min操作的预处理电路包括：似然比提取和保持电路65，用于根据校验矩阵中的“1”的位置而从对数似然比λn(输入信号Xn)中提取似然比；以及加法电路67，用于执行将由似然比提取和保持电路65保持的似然比加到从列处理单元提供的先验值对数比βmn的操作ABS，并得到所得到的和的绝对值，以产生输入信号X(n)。这些电路65和67执行Min操作的预处理。
似然比提取和保持电路65根据对应的子集A(m)，而提取并保持连续且顺序施加的对数似然比λn(输入码元Xn)。
加法电路67产生绝对值|λn+βmn|，并顺序将其作为输入信号X(n)而提供到Min操作部件70。
Min操作部件70包括：第一大小比较部分72，用于将输入信号X(n)与存储在第一存储器71中的值相比较，将具有较大似然的一个传送到后级电路，并将似然较小的其它值存储在第一存储器71中；以及第二大小比较部分74，用于将从第一大小比较部分72接收的值与存储在第二存储器73中的值相比较，并将两个值中的似然较小的值存储在第二存储器73中。第一和第二存储器71和73具有被初始化为输入信号X(n)的最大值的存储数据。第一存储器71存储表示存储信息在子集A(m)中的位置的位置信息。
第一存储器将输入信号X(n)的较小值连同对应的位置信息i一起存储作为由第一大小比较部分72进行的大小比较的结果。当输入信号X(n)等于存储在第一存储器71中的值时，第一大小比较部分72将输入信号X(n)传送到后级中的第二大小比较部分74。因此，第一存储器71将输入信号X(n)的序列中的最小值(即，绝对值最小的值)连同其位置信息一起存储。因此，可提取第一最小值FIM和位置信息POS。
第二大小比较部分74将从第一大小比较部分72传送的信号值与第二存储器73的存储值相比较。当从第一大小比较部分72接收的信号值的绝对值小于第二存储器73的存储值时，第二大小比较部分74用来自前阶段的比较部分72的接收值来更新第二存储器73的存储值。因此，第二大小比较部分74存储第二最小值，允许其绝对值和第一最小值FIM相等。将第二存储器73的存储值作为第二最小值SEM输出。
因而，当输入了要由似然比提取和保持电路65提取并保持的输入信号Xn时，随后连续且顺序地将输入信号X(n)传送到Min操作部件70。当完成了所有输入信号X(n)的传送时，完成检测第一最小值FIM和其位置信息POS、以及第二最小值SEM的操作。可通过对由第一大小比较部分72对接收的输入信号X(n)实施比较操作的次数进行计数，来检测位置信息POS。
Min操作部件70可通过例如DSP(数字信号处理器)的固件来实现，或可被配置成用软件执行比较和检测操作，或可通过专用硬件来实现。例如，第一和第二存储器71和73的每一个可以由寄存器电路或锁存器电路而构成，其接收指示从对应的大小比较部分72和74产生的信号的比较结果作为选通指令信号(存储更新指令信号)。当比较结果指示信号指示施加的信号(输入信号)的绝对值小于存储值时，存储器71和73接受并保持从对应的大小比较部分72和74施加的信号值。
图19示意性地示出了根据本发明的第三实施例的最小值检测部件的另一个构造。在图19中示出的这个最小值检测部件中，将要在处理单元中操作的输入信号X(1)、X(4)、X(6)、X(8)、X(10)和X(11)划分为两组，并临时为每组检测第一和第二最小值。具体地，给第一临时最小值检测部件80提供输入数据X(1)、X(4)和X(6)，并检测临时第一最小值F1及其位置的位置信息P1、以及临时第二最小值S1。给第二临时最小值检测部件82提供输入数据X(8)、X(10)和X(11)，并检测临时第一最小值F2及其位置的位置信息P2、以及临时第二最小值S2。将这些临时最小值F1、S1、F2和S2以及位置信息P1和P2施加到最小值检测和保持部件84。
最小值检测和保持部件84从临时最小值F1、S1、F2和S2中检测第一和第二最小值FIM和SEM，并保持检测出的最小值。最小值检测和保持部件84还检测和保持检测出的第一最小值的位置信息POS。
最小值检测和保持部件84可顺序执行最小值F1、F2、S1和S2的大小比较，以基于比较结果而检测第一和第二最小值FIM和SEM，可替换地，可根据下面的算法来检测最终的第一最小值FIM和最终的第二最小值SEM。
(i)如果S1≤F2，则F1≤S1≤F2≤S2。因此，将F1和S1分别设置为第一和第二最小值FIM和SEM。
(ii)如果S2≤F1，则F2≤S2≤F1≤S1。因此，将F2和S2分别设置为第一和第二最小值FIM和SEM。
(iii)如果S1＞F2且S2＞F1，则F1、F2＜S1、S2。因此，根据F1和F2之间的大小关系，将较小的一个设为第一最小值FIM，而将较大的一个设为第二最小值SEM。在F1＝F2的情况下，例如，将F1设为第一最小值FIM。
如图19所示，通过并行地对输入数据执行处理，可高速执行最小值检测操作。
可将最小值检测部件80和82、以及最小值检测和保持部件84配置为以软件方式执行检测操作，或还可将其配置为以硬件方式执行检测操作。
如上所述，根据本发明的第三实施例，基于要被操作的数据的比较而检测最小值，以便可精确地执行最小值检测。
在根据本发明的最小和解码算法中，通过仅利用第一和第二最小值来执行Min操作。因此即使在校验矩阵H中的行权重(即，校验矩阵的行中的“1”的数目)大的情况下，也不会增加Min操作单元的规模。仅在行方向上的分量的数目随着冗余位的数目的增加而增加。因此，解码操作的对象不限于LDPC码，并且，可通过根据类似的最小和算法产生奇偶校验矩阵，而将根据本发明的解码操作应用于诸如BHC码和CRC码的其它码。因此，可将本发明类似地应用于除了低密度矩阵之外的校验矩阵，以执行解码处理。
因而，本发明可应用于其中LDPC码经过了解码处理的通信系统中，并还可应用于利用其它码的通信系统的接收方中的解码单元。
尽管已详细描述和图解了本发明，但应当清楚地理解，仅通过图解和示例的方式、而不是通过限制的方式来描述本发明，本发明的精神和范围仅由所附权利要求的术语限定。

Claims (9)

1、一种用于在具有预定数目的信号的块单元中执行解码的解码单元，包括：
似然存储组件，用于提取似然最低的第一信号以及仅次于所述第一信号似然最低的第二信号，并对于包括在一个块单元中的所述预定数目的信号，存储该第一和第二信号；
选择组件，用于为所述一个块单元中的每个信号而选择该第一和第二信号中的一个，以便选择除了所述一个块单元中的每个信号之外似然最低的信号；以及
接收信号估计组件，用于从由所述选择组件选择的信号以及在所述一个块单元中的信号的符号中产生新信号，以生成所述一个块单元中的信号的估计信号序列。
2、如权利要求1所述的解码单元，其中，所述选择组件将该第一和第二信号与所述一个块单元中的每个信号相比较，当每个信号的似然和所述第一信号的似然相同时选择并输出所述第二信号，否则选择并输出所述第一信号。
3、如权利要求1所述的解码单元，其中，所述选择组件包括：
位置信息存储组件，用于存储有关所述第一信号在所述一个块单元中的信号序列中的位置的位置信息；以及
信号选择组件，用于根据所述一个块单元中的每个信号的位置信息和存储在所述位置信息存储组件中的位置信息之间的比较结果，而选择该第一和第二信号中的一个。
4、如权利要求1所述的解码单元，其中，在该一个块单元中的每个信号具有带符号值，以及
所述似然存储组件通过作为似然的所述带符号值的绝对值，存储该第一和第二信号。
5、如权利要求1所述的解码单元，还包括：
用于计算输入信号的对数似然以产生所述一个块单元中的信号并将所产生的所述信号施加到所述似然存储组件的组件。
6、如权利要求1所述的解码单元，其中，所述似然存储组件包括：
第一存储组件；
第一比较组件，用于顺序接收所述一个块单元中的信号，将所述第一存储组件的存储值与每个接收信号的值相比较，存储该存储值与每个接收信号的所述值之中似然较小的一个，并将似然较大的其它值传送到后级；
第二存储组件；以及
第二比较组件，用于将从所述第一比较组件传送的值与所述第二存储组件的存储值相比较，并将所比较的信号值之中似然较小的信号值存储在所述第二存储组件中。
7、如权利要求6所述的解码单元，还包括：
位置信息存储组件，用于存储指示存储在所述第一存储组件中的信号值在所述一个块单元中的信号序列中的位置的信息。
8、如权利要求1所述的解码单元，还包括：
提取组件，用于从所述一个块单元中的信号序列中提取对应于与在奇偶校验矩阵的第一方向上带有“1”的位置相对应的位置的信号，并将提取的信号传送到所述似然存储组件。
9、一种用于执行通过使用在奇偶校验矩阵中沿第一方向对齐的元素来计算输入信号的估计值的处理的预处理的预处理装置，包括：
存储组件，用于接收输入信号之中包括在一个处理单元中的信号，并从该输入信号的最小绝对值开始，提取出两个绝对值最小的信号，并存储所述两个信号；以及
最小值检测组件，用于为该处理单元中的每个输入信号分别选择存储在所述存储组件中的该两个信号中的一个，以便选择除了该处理单元中的所述每个输入信号之外的绝对值最小的信号，并输出所选的一个信号，所述处理是根据来自该最小值检测组件的输出信号，基于沿该奇偶校验矩阵的第一方向对齐的元素对该处理单元中的该输入信号执行的。
CNB2005100548943A 2004-03-22 2005-03-22 根据低密度奇偶校验码系统实现的解码单元和预处理单元 Expired - Fee Related CN100527637C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP082768/04 2004-03-22
JP082768/2004 2004-03-22
JP2004082768A JP3891186B2 (ja) 2004-03-22 2004-03-22 復号装置および前処理装置

Publications (2)

Publication Number Publication Date
CN1674446A true CN1674446A (zh) 2005-09-28
CN100527637C CN100527637C (zh) 2009-08-12

Family

ID=34987799

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100548943A Expired - Fee Related CN100527637C (zh) 2004-03-22 2005-03-22 根据低密度奇偶校验码系统实现的解码单元和预处理单元

Country Status (6)

Country Link
US (1) US7603607B2 (zh)
JP (1) JP3891186B2 (zh)
KR (1) KR101129942B1 (zh)
CN (1) CN100527637C (zh)
CA (1) CA2499177A1 (zh)
TW (1) TWI335144B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103092812A (zh) * 2011-11-04 2013-05-08 Nxp股份有限公司 分类电路和方法
CN103190079A (zh) * 2010-10-29 2013-07-03 Jvc建伍株式会社 解码装置及解码方法
CN105556851A (zh) * 2013-09-13 2016-05-04 瑞士优北罗股份有限公司 用于从值的集合中识别第一极值和第二极值的方法及装置
CN111464190A (zh) * 2020-05-14 2020-07-28 中国科学院微电子研究所 Ldpc码与crc结合的交换校验译码方法及装置

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI291290B (en) * 2005-04-21 2007-12-11 Univ Nat Chiao Tung Method for updating check-node of low-density parity-check (LDPC) codes decoder and device using the same
JP4622654B2 (ja) * 2005-04-25 2011-02-02 ソニー株式会社 復号装置および復号方法
JP2006340016A (ja) * 2005-06-01 2006-12-14 Toshiba Microelectronics Corp 誤り訂正符号復号装置及びそれを用いた復号方法
KR101021465B1 (ko) 2005-10-26 2011-03-15 삼성전자주식회사 저밀도 패리티 검사 코드를 사용하는 통신 시스템에서 신호수신 장치 및 방법
US7797613B1 (en) * 2006-02-22 2010-09-14 Aquantia Corporation Digital implementation of an enhanced minsum algorithm for error correction in data communications
JP4739086B2 (ja) * 2006-04-05 2011-08-03 三菱電機株式会社 誤り訂正復号装置および誤り訂正復号方法
WO2007126328A1 (en) * 2006-04-28 2007-11-08 Intel Corporation Multi-theshold message passing decoding of low density parity check codes using the min-sum principle
FR2904499B1 (fr) * 2006-07-27 2009-01-09 Commissariat Energie Atomique Procede de decodage a passage de messages avec ordonnancement selon une fiabilite de voisinage.
KR100938068B1 (ko) * 2007-01-30 2010-01-21 삼성전자주식회사 통신 시스템에서 신호 수신 장치 및 방법
US20080263123A1 (en) * 2007-04-23 2008-10-23 Paul Penzes Method and system for determining a minimum number and a penultimate minimum number in a set of numbers
US8359522B2 (en) 2007-05-01 2013-01-22 Texas A&M University System Low density parity check decoder for regular LDPC codes
US8234320B1 (en) * 2007-10-25 2012-07-31 Marvell International Ltd. Bitwise comparator for selecting two smallest numbers from a set of numbers
JP4645640B2 (ja) * 2007-11-30 2011-03-09 住友電気工業株式会社 復号器、受信装置及び符号化データの復号方法
ATE498950T1 (de) * 2007-12-14 2011-03-15 Sony Corp Strahlensteueralgorithmus für nlos- drahtlossysteme mit vordefinierten parametern
US8156409B2 (en) * 2008-02-29 2012-04-10 Seagate Technology Llc Selectively applied hybrid min-sum approximation for constraint node updates of LDPC decoders
EP2181504A4 (en) * 2008-08-15 2010-07-28 Lsi Corp DECODING LIST OF CODED WORDS CLOSE IN A ROM MEMORY
US20100169735A1 (en) * 2008-12-31 2010-07-01 Texas Instruments Incorporated Low density parity check code row update instruction
JP5434454B2 (ja) * 2009-10-08 2014-03-05 富士通株式会社 復号化装置
JP5523064B2 (ja) * 2009-11-13 2014-06-18 三菱電機株式会社 復号装置及び方法
JP5148586B2 (ja) * 2009-12-01 2013-02-20 株式会社東芝 復号装置および復号方法
EP2413236A1 (en) * 2010-07-29 2012-02-01 Nxp B.V. Partial averaging circuit and method
JP2012080283A (ja) * 2010-09-30 2012-04-19 Jvc Kenwood Corp 復号装置および復号方法
EP3082267A4 (en) * 2013-12-09 2017-08-16 Mitsubishi Electric Corporation Error-correction decoding device
JP2015169949A (ja) * 2014-03-04 2015-09-28 株式会社東芝 無線通信装置
US9590657B2 (en) 2015-02-06 2017-03-07 Alcatel-Lucent Usa Inc. Low power low-density parity-check decoding
US9935654B2 (en) * 2015-02-06 2018-04-03 Alcatel-Lucent Usa Inc. Low power low-density parity-check decoding
JP6511284B2 (ja) * 2015-02-13 2019-05-15 パナソニック株式会社 最小値選択回路、復号器及び最小値選択方法
US10419026B2 (en) 2017-11-27 2019-09-17 Goke Us Research Laboratory Method and apparatus for efficient data decoding
US10476524B2 (en) * 2017-11-27 2019-11-12 Goke Us Research Laboratory Method and apparatus for efficient data decoding
WO2019126595A1 (en) * 2017-12-20 2019-06-27 Goke Us Research Laboratory Method and apparatus for efficient data decoding
TWI774417B (zh) * 2021-06-11 2022-08-11 瑞昱半導體股份有限公司 基於權重調整演算法參數的解碼方法與解碼系統

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6421804B1 (en) * 1999-12-20 2002-07-16 Agere Systems Guardian Corp. Generating reliability values for iterative decoding of block codes
AU2001289296A1 (en) * 2000-04-04 2001-10-15 Advanced Hardware Architectures, Inc. Enhanced turbo product code decoder system
KR100748501B1 (ko) * 2001-06-15 2007-08-13 엘지전자 주식회사 부분 보정을 이용한 그래프 디코딩 방법
WO2004049578A1 (en) 2002-11-27 2004-06-10 Koninklijke Philips Electronics N.V. Running minimum message passing ldpc decoding
JP4062435B2 (ja) 2002-12-03 2008-03-19 日本電気株式会社 誤り訂正符号復号装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103190079A (zh) * 2010-10-29 2013-07-03 Jvc建伍株式会社 解码装置及解码方法
US9143165B2 (en) 2010-10-29 2015-09-22 JVC Kenwood Corporation Decoding apparatus and decoding method for decoding LDPC-encoded data
CN103190079B (zh) * 2010-10-29 2016-10-12 Jvc建伍株式会社 解码装置及解码方法
CN103092812A (zh) * 2011-11-04 2013-05-08 Nxp股份有限公司 分类电路和方法
CN105556851A (zh) * 2013-09-13 2016-05-04 瑞士优北罗股份有限公司 用于从值的集合中识别第一极值和第二极值的方法及装置
CN105556851B (zh) * 2013-09-13 2019-05-17 瑞士优北罗股份有限公司 用于从多个值中识别两个被选值的方法及装置
CN111464190A (zh) * 2020-05-14 2020-07-28 中国科学院微电子研究所 Ldpc码与crc结合的交换校验译码方法及装置
CN111464190B (zh) * 2020-05-14 2023-01-13 中国科学院微电子研究所 Ldpc码与crc结合的交换校验译码方法及装置

Also Published As

Publication number Publication date
JP2005269535A (ja) 2005-09-29
CA2499177A1 (en) 2005-09-22
JP3891186B2 (ja) 2007-03-14
US7603607B2 (en) 2009-10-13
TW200612671A (en) 2006-04-16
US20050210366A1 (en) 2005-09-22
KR101129942B1 (ko) 2012-04-24
CN100527637C (zh) 2009-08-12
TWI335144B (en) 2010-12-21
KR20060044395A (ko) 2006-05-16

Similar Documents

Publication Publication Date Title
CN1674446A (zh) 根据低密度奇偶校验码系统实现的解码单元和预处理单元
Srinivasavaradhan et al. Trellis BMA: Coded trace reconstruction on IDS channels for DNA storage
CN1701515A (zh) 解码方法、解码装置和程序
JP3923618B2 (ja) 誤り訂正符号を有する情報ビットの変換方法およびこの方法を実行する符号化器と復号化器
US10361723B2 (en) Decoding of non-binary LDPC codes
CN1547806A (zh) 使用结构化奇偶校验矩阵的低密度奇偶校验码的编码
JP3923617B2 (ja) 誤り訂正符号を有する情報ビットの変換方法およびこの方法を実行する符号化器と復号化器
CN1132320C (zh) 截尾格子码的软输出译码器
JP2014027704A (ja) 複数のチェックノード・アルゴリズムを用いる誤り訂正デコーダ
CN101079638A (zh) 用于降低复杂度的低密度奇偶校验解码的系统和方法
CN1558556A (zh) 非规则低密度奇偶校验码的系统码设计方法及其通信系统
CN1499731A (zh) 低密度奇偶校验码解码装置和方法
CN1179488C (zh) 包括结合正交调幅的穿孔乘积码的数字传输系统与方法
US20100131819A1 (en) Ldpc decoder variable node units having fewer adder stages
CN1527499A (zh) 用于低密度奇偶校验码解码的方法与系统
US20130283119A1 (en) Method and Apparatus for Elementary Updating a Check Node During Decoding of a Block Encoded with a Non-binary LDPC Code
CN101064591A (zh) 低密度奇偶校验码的译码方法及其校验节点更新电路
Garcia-Herrero et al. Multiple-vote symbol-flipping decoder for nonbinary LDPC codes
Tian et al. A 21.66 Gbps nonbinary LDPC decoder for high-speed communications
CN1317828C (zh) 里德索洛蒙码或扩展里德索洛蒙码的译码方法和译码器
US9590658B1 (en) High-speed low-power LDPC decoder design
CN1303763C (zh) 用于降低rs码编译码复杂度的方法
CN101043218A (zh) Ldpc码的译码方法
Ahmadi et al. Four Parallel Decoding Schemas of Product BlockCodes
CN109088699B (zh) 一种Raptor码度分布和高阶调制映射方式的匹配方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090812

Termination date: 20210322

CF01 Termination of patent right due to non-payment of annual fee