CN1641647A - 一种异步数据通路平均性能分析方法 - Google Patents
一种异步数据通路平均性能分析方法 Download PDFInfo
- Publication number
- CN1641647A CN1641647A CN 200410002011 CN200410002011A CN1641647A CN 1641647 A CN1641647 A CN 1641647A CN 200410002011 CN200410002011 CN 200410002011 CN 200410002011 A CN200410002011 A CN 200410002011A CN 1641647 A CN1641647 A CN 1641647A
- Authority
- CN
- China
- Prior art keywords
- data
- path
- delay
- asynchronous
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 15
- 238000004458 analytical method Methods 0.000 claims abstract description 18
- 230000005284 excitation Effects 0.000 claims abstract description 5
- 235000013599 spices Nutrition 0.000 claims description 3
- 238000004088 simulation Methods 0.000 abstract description 2
- 238000007619 statistical method Methods 0.000 abstract 1
- 230000000638 stimulation Effects 0.000 abstract 1
- 230000000875 corresponding effect Effects 0.000 description 6
- 238000011156 evaluation Methods 0.000 description 6
- 238000013461 design Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000011160 research Methods 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000035800 maturation Effects 0.000 description 1
Images
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
一种异步数据通路平均性能分析方法，包括如下步骤：首先根据数据通路单元的输入数据集分析不同输入数据对异步集成电路产生的影响，进行分类，要求每种类型拥有相似的延迟；对于每种类型，结合数据通路单元的电路网表和工艺模型，使用SPICE进行仿真，得到这种数据类型下的典型延迟；根据输入数据的分类和每种类型的典型延迟，构建多延迟模型；对数据通路的输入数据集进行统计分析，得到典型的数据结构，并用VHDL描述子系统及其激励；利用多延迟模型和用VHDL描述的子系统及其激励共同输入VHDL仿真器对整个数据通路进行仿真，从而得到整个数据通路的典型响应时间，最后得到异步数据通路的平均性能。
Description
技术领域
本发明涉及电子领域，具体地说，涉及一种异步数据通路平均性能分析方法。
背景技术
最近的十几年中，随着集成电路制造技术和系统要求的提高，异步集成电路的研究又成为一个热点。异步集成电路的研究也从单纯学术上的理论研究发展成为致力于解决当前数字超大规模集成电路设计中存在的诸多挑战。
异步集成电路具有功率效率高、电磁兼容性好、功耗低和没有时钟歪斜的特性，同时又具有潜在的高性能以及便于系统模块化设计的优势。在设计高性能异步集成电路的时候，有两个问题我们必须解决：一是如何设计异步集成电路并优化它的性能；二是如何评价异步集成电路的性能。后者因为没有像同步集成电路那样的系统时钟而变得非常具有挑战性。当前基于电路关键路径的同步电路性能分析方法，对于与输入数据相关的异步数据通路已经无能为力。为了对异步集成电路进行相关的性能分析，这里提出了一种异步数据通路平均性能分析方法。
发明内容
本发明的目的在于提出一种基于多延迟模型和输入数据统计特性，可以根据所需要的精度，有效地简化工作量的异步数据通路平均性能分析方法。
为了实现上面所述目的，本发明一种异步数据通路平均性能分析方法，其特征在于，包括如下步骤：
步骤S01：首先根据数据通路单元的输入数据集分析不同输入数据对异步集成电路产生的影响，将它们进行分类，要求每种类型拥有相似的延迟；
步骤S02：对于每种类型，结合数据通路单元的电路网表和工艺模型，使用SPICE进行仿真，得到这种数据类型下的典型延迟；
步骤S03：根据输入数据的分类和每种类型的典型延迟，构建多延迟模型；
步骤S04：对数据通路的输入数据集进行统计分析，得到典型的数据结构，并用VHDL描述子系统及其激励；
步骤S05：利用多延迟模型和用VHDL描述的子系统及其激励共同输入VHDL仿真器对整个数据通路进行仿真，从而得到整个数据通路的典型响应时间，最后得到异步数据通路的平均性能。
其中异步数据通路单元，采用了多延迟模型，在这个模型中，异步数据通路的延迟根据延迟量的大小被分成几个离散值；每个离散值对应一类延迟相似的输入数据；输入数据1和2经过无延迟算子后，再根据不同的统计概率加上相应的离散延迟。
附图说明
为进一步说明本发明的技术内容，以下结合实施例及附图详细说明如后，其中：
图1是异步数据通路平均性能分析方法流程图；
图2是异步数据通路单元的多延迟模型。
具体实施说明
请参阅图1所示，本发明一种异步数据通路平均性能分析方法，包括如下步骤：
步骤S01：首先根据数据通路单元的输入数据集2分析不同输入数据对异步集成电路产生的影响，将它们进行分类4，要求每种类型拥有相似的延迟；
步骤S02：对于每种类型，结合数据通路单元的电路网表1和工艺模型3，使用SPICE5进行仿真，得到这种数据类型下的典型延迟6；
步骤S03：根据输入数据的分类4和每种类型的典型延迟6，构建多延迟模型7；
步骤S04：对数据通路的输入数据集8进行统计分析9，得到典型的数据结构，并用VHDL描述子系统及其激励10；
步骤S05：利用多延迟模型7和用VHDL描述的子系统及其激励10共同输入VHDL仿真器11对整个数据通路进行仿真，从而得到整个数据通路的典型响应时间12，最后得到异步数据通路的平均性能13。
其中异步数据通路单元，采用了多延迟模型，在这个模型中，异步数据通路的延迟根据延迟量的大小被分成几个离散值；每个离散值对应一类延迟相似的输入数据；输入数据1和2经过无延迟算子后，再根据不同的统计概率加上相应的离散延迟。
影响集成电路性能的主要因素是单元电路和互连线的延迟。异步集成电路的性能特点，很大程度上是通过数据通路的平均性能体现的。分析异步集成电路的性能，首先需要确定描述这个延迟的方法。在异步集成电路中，电路的延迟通常是与输入的数据相关的。因此，要想进行完全的时序和性能分析必须采用与同步集成电路不同的技术方法。
数据通路是一种组合逻辑电路。同步数据通路在一个时钟的有效跳变沿到来后开始工作，在下一个跳变沿到来之前完成工作。异步数据通路在请求信号的有效跳变沿后开始工作，在工作完成后产生相应的完成信号。
响应时间是异步集成电路性能分析时常用的度量标准。异步数据通路的性能分析主要是计算它的响应时间。异步数据通路的响应时间是指请求信号到完成信号之间的延迟。而平均响应时间不仅与电路结构有关，还与输入的数据相关。
这里的异步数据通路分析方法是基于电路仿真和多延迟模型。电路的仿真可采用当前许多成熟的仿真工具，如SPICE和逻辑模拟器。多延迟模型中，异步数据通路的延迟，根据延迟量的大小被分成几个离散值。延迟离散值的个数往往远小于数据通路的所有输入的个数，这样，可以牺牲一小部分精度的情况下，减少建立和使用多延迟模型的工作量。
异步数据通路的分析步骤如图1，首先根据数据通路单元的输入数据集2分析不同输入数据对异步集成电路产生的影响，将它们进行分类3，要求每种类型拥有相似的延迟。对于每种类型，结合数据通路单元的电路网表1和工艺模型3，使用SPICE5进行仿真，得到这种数据类型下的典型延迟6。根据输入数据的分类4和每种类型的典型延迟6，构建多延迟模型7。对数据通路的输入数据集8进行统计分析9，得到典型的数据结构。用VHDL描述的子系统及其激励10和多延迟模型7共同输入VHDL仿真器11对整个数据通路进行仿真，从而得到整个数据通路的典型响应时间12，最后得到异步数据通路的平均性能13。
在建立数据通路时候，首先要建立数据通路单元的模型。因为它是分析的最低层，它的精度直接决定着最终整个数据通路的分析结果。对于异步数据单元来说，每个输入数据从请求开始信号到结束信号都有特定的延迟。异步数据通路单元采用了如图2所示的多延迟模型，在这个模型中，异步数据通路的延迟根据延迟量的大小被分成几个离散值。每个离散值对应一类延迟相似的输入数据。输入数据1和2在经过无延迟算子后，再根据不同的统计概率加上相应的离散延迟。使用这种模型，异步数据通路单元的性能分析主要完成两个任务：一是将输入数据进行分类；二是计算每种类型的典型延迟。
此异步数据通路平均性能分析方法中，最主要的是建立合适的基本单元多延迟模型。建立多延迟模型时，需要在性能分析精度和分析时间方面做出权衡。因为，多延迟模型的分类越多，则性能分析精度越高，但是会增加分析过程的工作量，增加分析时间。所以，在建立多延迟模型时，原则是在对精度影响不大的情况下，使用尽可能少的延迟分类。
下面我们采用此方法以4比特异步有符号数比较器为例，具体分析一下它的性能。由于采用的是2的补码进行运算，输入的范围为从1001～0111(-7～7)，共有225种组合。
在进行异步数据通路的平均性能分析时，多延迟模型将输入数据分成下面5种情况，并分别得到响应时间。再根据输入数据进行统计分析，得到不同情况出现的概率，见表1。根据以上数据，最后得到平均响应时间为0.828ns。
表1：4比特异步比较器的延迟分类和仿真数据
| 类别 | 特征 | 响应时间(ns) | 出现概率 |
| 1 | 第1位不同，其他无关 | 0.581 | 49.78％ |
| 2 | 第1位相同，第2位不同，其他无关 | 0.887 | 24.89％ |
| 3 | 前2位相同，第3位不同，其他无关 | 1.134 | 12.44％ |
| 4 | 前3位相同，第4位不同 | 1.426 | 5.78％ |
| 5 | 4位均相同 | 1.337 | 7.11％ |
为了说明所得结果的精度，又采用了穷尽的方法，分别仿真得到了225种不同输入组合的确切延迟，从而通过计算得到平均响应时间为0.823ns。可见，本例分析结果的相对误差为0.61％。
Claims (2)
1、一种异步数据通路平均性能分析方法，其特征在于，包括如下步骤：
步骤S01：首先根据数据通路单元的输入数据集分析不同输入数据对异步集成电路产生的影响，将它们进行分类，要求每种类型拥有相似的延迟；
步骤S02：对于每种类型，结合数据通路单元的电路网表和工艺模型，使用SPICE进行仿真，得到这种数据类型下的典型延迟；
步骤S03：根据输入数据的分类和每种类型的典型延迟，构建多延迟模型；
步骤S04：对数据通路的输入数据集进行统计分析，得到典型的数据结构，并用VHDL描述子系统及其激励；
步骤S05：利用多延迟模型和用VHDL描述的子系统及其激励共同输入VHDL仿真器对整个数据通路进行仿真，从而得到整个数据通路的典型响应时间，最后得到异步数据通路的平均性能。
2、按照权利要求1所述的异步数据通路平均性能分析方法，其特征在于，其中异步数据通路单元，采用了多延迟模型，在这个模型中，异步数据通路的延迟根据延迟量的大小被分成几个离散值；每个离散值对应一类延迟相似的输入数据；输入数据1和2经过无延迟算子后，再根据不同的统计概率加上相应的离散延迟。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200410002011 CN1641647A (zh) | 2004-01-09 | 2004-01-09 | 一种异步数据通路平均性能分析方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN 200410002011 CN1641647A (zh) | 2004-01-09 | 2004-01-09 | 一种异步数据通路平均性能分析方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1641647A true CN1641647A (zh) | 2005-07-20 |
Family
ID=34867251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN 200410002011 Pending CN1641647A (zh) | 2004-01-09 | 2004-01-09 | 一种异步数据通路平均性能分析方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1641647A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102033990A (zh) * | 2010-11-30 | 2011-04-27 | 深圳市国微电子股份有限公司 | 组合逻辑电路逻辑参数提取激励波形的产生方法 |
| CN101221587B (zh) * | 2007-01-09 | 2011-06-22 | 昆山杰得微电子有限公司 | 芯片ibis模型地钳位曲线和电源钳位曲线重建的方法 |
| CN101720467B (zh) * | 2007-05-09 | 2013-07-24 | 新思公司 | 电路仿真的输入和延迟输入的复用 |
-
2004
- 2004-01-09 CN CN 200410002011 patent/CN1641647A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101221587B (zh) * | 2007-01-09 | 2011-06-22 | 昆山杰得微电子有限公司 | 芯片ibis模型地钳位曲线和电源钳位曲线重建的方法 |
| CN101720467B (zh) * | 2007-05-09 | 2013-07-24 | 新思公司 | 电路仿真的输入和延迟输入的复用 |
| CN102033990A (zh) * | 2010-11-30 | 2011-04-27 | 深圳市国微电子股份有限公司 | 组合逻辑电路逻辑参数提取激励波形的产生方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7181711B2 (en) | Prioritizing of nets for coupled noise analysis | |
| CN106326510B (zh) | 验证时钟树延迟 | |
| CN101539958B (zh) | 一种标准单元库和集成电路的设计方法和装置 | |
| US10354042B2 (en) | Selectively reducing graph based analysis pessimism | |
| US20070143723A1 (en) | Method of timing verification and layout optimization | |
| US11176305B2 (en) | Method and system for sigma-based timing optimization | |
| CN104598659B (zh) | 对数字电路进行仿真的方法和设备 | |
| US8706467B2 (en) | Compact circuit-simulation output | |
| CN100570619C (zh) | 一种面向产品级仿真的零部件模型降阶方法 | |
| CN107844678B (zh) | 包含IP/Memory时序路径的spice仿真方法 | |
| CN115879406A (zh) | 集成电路后仿真方法、装置、电子设备及存储介质 | |
| CN1641647A (zh) | 一种异步数据通路平均性能分析方法 | |
| WO2003034290A2 (en) | Clock skew verification methodology for grid-based design | |
| CN101826120B (zh) | 使用随机变量的串扰时延分析 | |
| CN110941931A (zh) | 集成电路性能与其复杂网络特性关联性判定方法及系统 | |
| CN116167330A (zh) | 时钟树综合方法、装置、电子设备及计算机可读存储介质 | |
| CN112861455B (zh) | Fpga建模验证系统及方法 | |
| CN116578339A (zh) | 平衡时序违例的寄存器合并方法、装置、终端及存储介质 | |
| US20220327269A1 (en) | Computing device and method for detecting clock domain crossing violation in design of memory device | |
| CN102542098A (zh) | 一种fpga互连线延时获取方法及其系统 | |
| CN101794328B (zh) | 针对门输出负载的快速且准确的估计 | |
| CN117131824A (zh) | 自动生成芯片设计rtl代码的方法、电子设备和介质 | |
| CN114548009A (zh) | 一种针对集成电路设计的建模验证及代码生成方法 | |
| TWI759817B (zh) | 系統單晶片級電源完整性模擬系統及其方法 | |
| CN112214955B (zh) | 一种提取超大规模集成电路芯片电源模型参数的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |