CN1633710A - 决定集成电路esd/闩锁强度之方法 - Google Patents

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CN1633710A CN02825433.3A CN02825433A CN1633710A CN 1633710 A CN1633710 A CN 1633710A CN 02825433 A CN02825433 A CN 02825433A CN 1633710 A CN1633710 A CN 1633710A
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K·埃斯马克
H·格斯纳
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M·斯特雷尔
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Abstract

一种决定集成电路ESD/闩锁强度之方法，具有以下步骤：藉由相同的制程步骤联合产生一集成电路(1，2)及一测试结构(N3)，于该测试结构(N3)上之电子参数之测量，从该被测量之参数值导出特性值，该等特性值显示被指派给该集成电路(1，2)之一ESD或闩锁特性曲线之特征，以及测试该等特性值于各情况下是否位于被指派予它们之一预定范围内，该范围被选择因此如果该等特性值于各情况下系位于它们的范围之内，出现一想要的ESD/闩锁强度。

Description

决定集成电路ESD/闩锁强度之方法
本发明系关于决定集成电路ESD/闩锁(latch-up)强度之方法。
在集成电路之制造及处理期间，可能在集成电路的端点发生静电放电，当超过集成电路之有效电路区段的负载限制时会发生损坏的情况。为承受静电放电(electrostatic discharges，ESD)保护，因此集成电路通常包括至少一个ESD保护装置。为了决定集成电路的ESD强度，在晶片上被处理的集成电路被单一化且从这些个别电路中被选择并建置于一壳体内，随后在一特定的ESD测试单元中被测量。由于集成电路需求的结构以及由于复杂的测试方法，需要数天至数星期的时间以便能够决定集成电路ESD的强度。
此外，有负载的集成电路(loaded integrated circuits)不可以交付给客人，且此有负载的电路通常在决定ESD强度的期间被损坏，因此产生成本的提高，因为测量的情况(安培(ampere)范围及奈秒(nano second)范围的脉波期间所产生的高成本)与集成电路的标准操作情况相去甚远，需要测量用的特定测量单元(昂贵且难以控制)。
集成电路之闩锁强度(闩锁(latch-up)已知为寄生电容的触发)也必须在高度耗费时间的方式中被检查，因为集成电路必须被单独化，建置及测量。此外，测量的电路通常可能不再能被使用。
因为在目前的程序中，所描述的方法仅能被用以检查个别的集成电路，测量的结果，在特定的环境之下，可能不具代表性。尤其是，依个别集成电路的结果不能被应用至其它的集成电路。这表示关于此技术之ESD强度之报告也是不可能的。即使此等测量结果是具有代表性且确定ESD/闩锁强度是不足的，存在着制程已经同时(在测量时间期间)发生且因此已产生极大数量的废品的问题。此外，也难以确定ESD/闩锁强度为何是不足的，且由那些制程参数所造成，这通常需要进一步的复杂检查，因此造成额外时间及成本的增加。
美国US5,523,252号专利描述一种决定集成电路静电特性之方法。在此中，提共一种测试组件且测量静电地摧毁此测试组件所需之功率。在此例中，此功率阶梯式地(stepwise)增加至损坏的程度
本发明之一目的在提供一种决定集成电路之ESD/闩锁强度之方法，藉由使可完全解决引言中所描述之困难的方式。
依据本发明，此目的藉由具有权利要求第1项特征之决定集成电路之ESD/闩锁之方法而达成。
藉由使方法所达成的优点在于不是集成电路本身，而是测试结构被测量，因此集成电路不会因为测量而被损害或毁坏。因此，执行一种非直接决定集成电路ESD/闩锁强度之方法。但是，此测试结构可被选择，因此不仅是可以确定是否已出现想要的ESD/闩锁强度，而且如果想要的ESD/闩锁强度未出现的话，其未出现的原因为何。
因此，ESD/闩锁强度可藉由依据本发明基于可简易测量之技术参数而被决定。
此外，也不需要在测量期间经过整个ESD或闩锁特性曲线，而仅有显示对应特征曲线之个别特征值从被测量的数值中被导出，该等被测量数值可在测试结构的测量期间(而不是藉由集成电路的测量)简单地决定及获得。在此情况中，需要的测量可以极快速地被测量，因此可以检查极大数量的有关集成电路之ESD/闩锁强度。甚至可以执行连续的处理监视。因此不再测试个别的成品或集成电路，而是执行有效率的制成监视，其可完美地完成一技术之复数不同产品。
尤其是，依据本发明之方法，此测试结构可据有一测试组件，于其中有复数测量参数于测量步骤中被测量。这使得较低测式结构的空间需求是可能的，因此可以有更多于其上产生集成电路及测试结构之晶片上之集成电路用的空间。
本发明之较佳实施例包含集成电路(1，2)及测试结构在相同的晶片上产生且在集成电路个别化之前执行测量。因此，测试结构的测量在依然位于晶片阶段时产生，因此，与此时间点一般地早，可以绝对地确定是否出现所ESD/闩锁强度。如果未出现，此集成电路可以立即被识别为废品(rejected)且不再需要执行后续的制程步骤，例如个别化(如切开(sawing out))以及打线(bonding)。因此可节省成本。也可以确实地避免未达成特定的，之前定义之ESD强度之集成电路之将被使用于与安全相关的领域(例如自动化工业，尤其是气囊控制器)之交付。
尤其是，晶片阶段测量已经可以在已完成测试结构但非实施全部晶片必经之制程步骤之时被执行。本发明之方法因此可以执行ESD/闩锁强度之短暂地极早测试，其所产生之后续的制程步骤，如果ESD/闩锁强度是不适当地，并因而节省成本及时间。
此外，也可以藉由PCM测量(PCM＝Process Control Monitor，制程控制监视)执行集成电路之ESD/闩锁强度以及半导体制造惯有的制程监视。在此情况中，可以使用已经存在的PCM测试器，因此本发明之方法可以快速地被合并于集成电路之制程中(较佳者，合并于PCM监视范围内)。
此外，在本发明之方法中，可以产生复数个集成电路，此测试结构较佳者被形成于该等集成电路之间。此空间出现在集成电路之间，该空间系，例如集成电路个别化所需的空间，藉此可有效地被利用。此外，测试结构藉此被制造于直接接近其ESD/闩锁强度将被检查之集成电路之处，因此使得强度极正确地被决定，因为，例如制程参数波动或改变的制程实施以相同的方式影响集成电路及测试结构。
本发明之发展包括此事实，亦即这些区域中之至少一区域之一侧是开路(open)的。这使得快速地检查特性值是否位于被指定的范围内是可能的。其仅须要检查此特征值是否超过或低于一限制值之下。此测试步骤因此一方面可以简单地来实施，且另一方面可以快速地实施。
依据本发明之方法，可施加一DC电压或一DC电流于测试结构之一测试组件之上来测量至少一参数，且该一参数之数值可在此情况中被决定。因此，仅需执行一简单的DC电流或DC电压测量方法，与例如使用迄今所使用做为决定ESD强度之用的为测量之目的且产生具有100ns脉波期间之脉波以及大于1.5A之电流的高电流脉波产生器相较之下，可以快速地被执行并简单地实施。此DC电流或DC电压测量可使用，例如习知的PCM测试器，来执行，因此本发明的方法可以简单地被实施并合并于制程监视之内。
此外，在本发明方法中，此测试结构可以具有复数测试组件，于此情况中测量随后同时在测量步骤中于该复数测试组件上产生。这导致测量速度额外的增加，因而降低集成电路制造中测量支配的延迟。这使得制程的总生产力增加是可能的。
尤其是，依据本发明，此集成电路可包括一ESD保护装置以及一将待保护的电路(例如一主动及/或被动电路)，而此测试结构可具有被指派给该ESD保护装置之一ESD测试组件及指派给该电路(例如一主动及/或被动电路)之电路测试组件，所导出的特征值被用以决定是否存在ESD保护装置之一ESD特征曲线与该电路(例如一主动及/或被动电路)之ES D特征曲线之间之一预定关系。这使得执行ESD保护装置之ESD特性曲线以及该电路(例如一主动及/或被动电路)之ESD特性线之非直接决定是可能的，尤其是，二特性曲线的比较也是可能的，因此可以制作关于ESD强度及关于可能的重要特性曲线关系之极正确的报告。
此外，此ESD保护装置可具有一保护晶体管，且该ESD测试组件可具有一对应的测试晶体管，该测试晶体管被制造为比该保护晶体管小的尺寸。一方面，这导致空间的节省，因为ESD保护装置，尤其具有大的空间需求，且另一方面，具有比真实ESD情况中小的电流值，可以产生保护晶体管中相同的电流密度。因此，正确的报告，尤其是关于ESD保护装置之高电流行为，可以简单的方式获得。
在本发明决定ESD强度之方法中，尤其是那些特性值被决定，其决定了一漏电流，一ESD触发电压，一ESD保持电压，一差动ESD高电流电阻以及该ESD保护装置及/或将待保护之该集成电路之一ESD电流承载容量。ESD特性曲线中最相关的值因而被登录，所以可以产生关于ESD强度之正确报告。
此外，可以为测试结构中不同组件种类(例如具有不同的供应电压，如1.2及3.3伏特)形成不同的测试组件。因此，一测试组件可被用以监视关于ESD/闩锁强度之不同电压种类。
尤其是，在本发明之方法中，此测试结构可具有一晶栅管(thyristor)，所导出的特性曲线可被用以决定一触发电压及成电路之一寄生晶栅管之一触发电流是否超过预定的最小值。所产生之测试结构之晶栅管较佳者为集成电路之最坏情况寄生晶栅管的代表。因此，测试结构上之晶栅管的测量可被用以推论集成电路之寄生晶栅管之触发电压及触发电流。
尤其是，在本发明之方法中，那些特性值被决定何者显示一闩锁触发电压，一闩锁触发电流，一闩锁维持电压及/或一闩锁维持电流之特性。闩锁特性曲线之最相关的点因此被登录，且因此可以制作关于闩锁强度之极正确的报告。
此外，在本发明之方法中，在测试结构中产生一崩溃测试组件，所决定之特性值被用以决定集成电路之一寄生组件之崩溃电压是否超过一预定值。这和ESD强度尤其相关，因为(最大)ESD电流乘载容量情况中的电压应该低于寄生组件的崩溃电压。因此，可极正确地决定集成电路之ESD/闩锁强度。
本发明将藉由参照以下附图之实施例被详细解释，其中：
第1图表示集成电路区段之附图说明；
第2图表示具有二ESD特性曲线之附图；
第3图表示一ESD测试组件之图标；
第4图表示一闩锁特性曲线之附图；
第5图表示一闩锁测试组件之附图。
第1图说明将被决定ESD/闩锁强度之集成电路之一部份的实施例。第1图所示之集成电路之部份包括一ESD保护装置1以及将待保护之电路2(主动及/或被动电路)，其二者经由一输出线3被连接至一接触区域4。
于所示之实施例中，此ESD保护装置1包含一n沟道场效晶体管N1，其漏极连接至输出线3而其栅极及源极端一起连接至地VSS。在此处所示的实施例中，主动电路2系具有p沟道场效晶体管P1及n沟道场效晶体管N2之一输出驱动器，该二晶体管串联于供应电压VDD与地VSS之间且其栅极互相连接并可经由引导至集成电路线5而被驱动。
第2图表示想要的ESD保护装置1之ESD特性曲线E1以及想要的主动电路2之ESD保护曲线E2，电压U沿着x轴被描绘，而电流I则沿y轴描绘。
为保护主动电路2所受到的ESD事件，在预定电压值之最大信号电压Vsig(＝VDD)从ESD电流导出之ESD保护装置1之电流-电压特性曲线E1必须总是具有大于将待保护之电路2之电流-电压ESD特性曲线E2之电流值，因此ESD事件之电流脉波理论上由ESD保护装置1消散。此外，ESD保护装置1之漏电流在电压高达最大信号电压Vsig之正常操作中不能太高，因为ESD保护装置1将损害主动电路2之正常操作至极大的程度。
然而，为评估这些情况，ESD特性E1及E2一点都不需要直接及正确地被测量，且尤其是，也不需要被完全测量。这是因为ESD特性曲线E1及E2二者可藉由某些至少至可以可靠地评估ESD保护装置1是否确保想要的主动电路2之ESD保护之程度的区别点的电流/电压值而被描述。
ESD特性曲线E1及E2之区别点，尤其是最大信号电压Vsig之一应用之漏电流Ileak1，Ileak2(点P11，P21)，崩溃电压Vbd1，Vbd2(点P12，P23)触发电压Vt11，Vt12(点P13，P23)，维持电压Vh1，Vh2(点p14，p24)，差动高电流电阻Rdiff1，Rdiff2，以及最大电流盛载容量It21，It22(点P15，P25)。
每一保护组件(例如二极管，晶栅管或其它更复杂的保护电路)可以藉由此一特性曲线E1来描述。例如在二极管的情况中，触发及维持电压与崩溃电压重叠。
随后，为了能决定集成电路之ESD及/或闩锁强度(或ESD/闩锁强度)，一测试结构与集成电路藉由相同的制程步骤在相同的晶片上一起被产生。电子参数随后在此测量结构上被测量，较佳者，如以上所指从被测量参数值中被导出之ESD特性曲线E1及E2之特性值。因此，不需要在集成电路本身的测量。
第3图表示，例如，用以决定ESD保护装置之ESD强度之测试结构的组件。包含在此例中的是n沟道MOS场效晶体管N3，其漏极可经由焊点6而可被接触，其栅极及源极端互相连接也经由一焊点7而可被接触。因为ESD保护装置通常相当地大，所以ESD测试装置较好做得小一点。因此，测试结构的尺寸被降低且可以较小的电压产生相同的电流密度。
在此处所述之具有1.2伏特供应电压之0.13μm技术之例中，ESD测式组件N3具有100μm/0.12μm之W/L比例(W/L对应栅极宽度/栅极长度)，而ESD保护装置1之n沟道MOS场效晶体管N1之W/L比例为200μm/0.12μm。
导出以上ESD特性曲线E1之特性值之各种测量参照第3图所示之ESD测试组件而被描述。
因此，漏电流Ileak2由连接焊点7至地VSS以及藉由施加比最大信号电压Vsig高之电压至焊点6而被决定。在此处所描述之例中，最大电压信号Vsig为1.2伏特，且大约高10％的电压值被输入。于此例中流过二焊点6与7之间的电流被决定。被测量的电流值必须在一预定电流值之下，其可为例如1μA，以便漏电流足够小，且因此可为集成电路所接受。
此触发电压Vt11接着被导出。为此目的，大于预定触发电压之一电压被施加于n沟道场效晶体管N3。在此处所述之例中，预定的触发电压大约是5.7V，且大约高10％的电压被输入，因此被输入的电压大约是6.3伏特。在此例中流动的电流被测量，此电流测量以电流限制而被执行。此电流限制被选择为大于直接在ESD测试组件触发(从点P13跳至点P14)之后流过的电流，也就是说在点P14的电流。此电流大约是1mA，因此电流限制可被设定为例如10mA。
在测量期间，随后确定电流限制是否响应。如果响应，ESD测试组件已经被触发且可以从此导出预定触发电压Vt11足够小。如果电流限制不响应，从此可导出触发电压Vt11必定大于施加的电压，这是我们不想要的且可能造成ESD保护装置1不能确保计划中的ESD保护。因此决定触发电压是极简单的，否则其难以测量。
为导出维持电压Vh1，大于触发电流It11(在点p13)之电流被施加在ESD保护组件上。例如在1mA的触发电流之例中，可以施家10mA的电流，但在此例中下降的电压大约对应维持电压Vh1。藉由施加大于触发电流之电流，所产生的误差可被降低，例如藉由以差动电阻Rdiff1减去由来自被测量电压之较高施加电流(比点p13高的触发电流值)所产生的成份。
因此被决定之维持电压必须大于最大的信号电压Vsig，相对于信号电压Vsig之确定的安全边际(margin)，较佳者，也是需要的。此外，维持电压Vh1也必须小于主动电路2之维持电压Vh2(点P24)，以便确保第2图所示之二ESD特性曲线E1，E2之关系。主动电路2之特性值的决定如下所述。
为导出差动电阻Rdiff1，在测试结构中形成一对应的扩散区域(未示出)，此薄片电阻于该扩散区域上被测量。如果此技术包括，例如降低电阻用之金属硅化物(silicide)或金属硅化物层，此扩散区域不形成为不具有此种层，因为希望测量此扩散层的电阻。
被测量的薄片系用以依据其真实的尺寸计算对应的ESD保护装置1之差动高电流电阻。此差动高电流电阻Rdiff1必须被选择，因此使ESD特性曲线E1之点P15的电压小于寄生组件之崩溃电压Vpara，例如一栅极氧化物崩溃电压，藉由防止这些组件在ESD情况中的损坏。
为决定最大的电流承载容量(点P15之电流It21；在依然较高的电流上，发生组件的热损坏)，测试的结构包括一另一n沟道场效晶体管(未示出)，其以同第3图的方式被连结，但其W/L比例为10μm/0.12μm，因此，藉由相当低的DC电流(例如50-60mA)，在ESD情况中于ESD保护装置1中出现之电流密度可于该另一n沟道场效晶体管中产生。
为导出电流It21，临时(在千分之一秒的范围内)施加大约50-60mA之DC电流至另一n沟道场效晶体管。之后，于该另一n沟道场效晶体管以，例如高于最大信号电压10％之电压再次执行漏电流测量。例如，漏电流必须小于例如1μA之预定最大漏电流的规定可被定义为被测量漏电流之评估的标准。也可以选择此标准为被测量的漏电流小于n沟道场效晶体管N3之漏电流或小于其一倍数。
为导出集成电路之寄生组件(较佳者，ESD保护装置之区域中的寄生组件)之崩溃电压Vpara(第2图)，此测试结构包含另一测试组件，其中，例如二金属导体被互相分离并隔离。在崩溃电压Vpara之准位的电压被施加且执行一测量以决定电流是否流动。如果电流流动的话，可能发生崩溃且崩溃电压Vpara太低。如果电流未流动则出现足够高的介电质强度。在此方式中，可以提供另一崩溃电压(例如栅极氧化物崩溃)测量用之另一测试组件。
对主动电路2而言，提供对应ESD保护装置1用之测试结构并执行对应的测量，因此也可决定ESD特性曲线E2之相关的数值。
因为只有一DC电流或一DC电压需要在所描述的测量期间被输入，此测量可以快速地被执行。因此，可以监试每一所产生的晶片，因此ESD强度可被连续监视(例如在惯用的制程监视内容中)。
当然，ESD保护电路可以具有大于先前所描述之n沟道晶体管N1。因此，此ESD保护电路可更包括晶体管，二极管及电阻。在此情况中，需要在测试结构中提供另外的测试组件。然而，维持以测量所决定之参数值为基础之集成电路ESD强度评估的基本概念。ESD强度的制程监视因此可藉由快速执行之极简单的测量而被实现。
集成电路之闩锁强度可类似ESD强度般使用藉由相同步骤于一单一晶片上与集成电路一起产生之测试结构而被决定。
第4图表示典型的闩锁特性曲线E3，其表示此闩锁结构在触发电压Vt1以及触发电流It1(点PL1)触发，跳回(点PL2)具有维持电流Ih1之维持电压Vh1，随后在低阻抗的形式中突然上升。此处相关的点是点PL1及PL2(此处尤指触发电流It1及维持电压Vh1)。
为了决定这些特性曲线，在册试结构中产生第5图所示之四端点的组件8，该组件代表集成电路中之寄生晶栅管之最坏情况的表现。此四端点组件8包括一典型的晶栅管结构：一井端10以及一p+型区域11被设置于一n型井9之内，以及一n+型区域12及一p型端点13被形成与n型井9相邻之处。井端10及p端13以及n+型及p+型区域11，12分别被连接至焊点14，15，16，17，经由该些焊点可有变化地施加并测量电压及电流。
为决定特性曲线E3之触发电压Vt1(在负注入的情况中)，供应电压VDD被输入焊点14及15，且焊点17被连接至地VSS。大约低于想要的触发电压Vt1 10％之电压被施加至焊点16，此触发电压大约是VDD+1伏特。在此情况中测量流过焊点14与17之间的电流，较佳者设定一电流限制。此电流限制被设定至大于维持电流Ih1之一数值。如果电流限制产生效果，则在测量期间，触发电压Vt1太低。因此，简单地藉由评估电流限制是否变得主动可以导出触发电压是否在可允许的范围内。
此方法对应正注入(positive injection)而进行，在此情况中，被施加的电压大约低于想要的触发电压Vt1(-1V)10％，且因此，大约为-0.9V在此情况中，焊点16及17被连接至地VSS且VDD在焊点14出现。
为测量触发电流It1，与以上的测量相反，在焊点16(负注入)或15(正注入)施加电压V，该电压大于触发电压Vt1，并测量在此情况中发生的电流。因此，测量在突然回复路径中从PL1至PL2之电流，且随后结束此测量，因此可决定触发电流It1。此被测量的触发电流It1必须大于最小的触发临界值以便提供足够的闩锁强度。
此外，此维持电压Vh1也藉由经由焊点16(负注入)或15(正注入)施加一电流而被决定，其电流最低限度大于触发电流It1。其它的点以和上述在四端点结构8之二测量相同的方式被连接。在此情况中发生的电压必须大于最小维持电压，较佳者大于最大信号电压Vsig。
因此，集成电路之闩锁强度也可基于在一测试结构之一些短测量而被决定，因此可以执行连续制程的监视。
当然，即使是另一测量结构(尤其是在其它尺寸之四端点结构)也可被提供，以便监视其它集成电路中关于其闩锁强度之重要的寄生晶栅管。但是也可以仅提供所述之四端点结构8一次或数次(实际上相同尺寸)，以便决定并连续监视不同组件种类(例如具有不同最大供应电压)之闩锁强度。

Claims (13)

1.一种决定集成电路ESD/闩锁强度之方法，具有以下步骤：
藉由相同的制程步骤联合产生一集成电路(1，2)及一测试结构(N3)，
于该测试结构(N3)上之电子参数之测量，一DC电压或一DC电流被施加于该测试结构(N3)之一测试组件上用以测量至少一该参数且该一参数之数值于各情况下系由该DC电流或该DC电压所决定；
从该被测量之参数导出特性值，该特性值显示被指派给该集成电路(1，2)之一ESD或闩锁特性曲线之特征，
以及测试该等特性值是否于各情况下位于被指派予它们之一预定范围内，该范围被选择因此如果该等特性值于各情况下系位于它们的范围之内，出现一想要的ESD/闩锁强度。
2.如权利要求第1项之方法，其中该测试结构(N3)具有一测试组件，于该测试组件上，于该等测量步骤中测量复数参数。
3.如前述权利要求任一项之方法，其中该集成电路(1，2)及该测试结构(N3)系被制造于相同晶片上，且该测量系于该集成电路(1，2)之单一化之前被执行。
4.如前述权利要求任一项之方法，其中复数集成电路被产生，且该测试结构(N3)系形成于该等集成电路之间。
5.如前述权利要求任一项之方法，其中至少一该区域于其一侧为开路(open)。
6.如前述权利要求任一项之方法，其中该测试结构具有复数测试组件，且于该测试组件上之测量步骤中同时被测量。
7.如前述权利要求任一项之方法，其中该集成电路(1，2)具有一ESD保护装置(1)以及待保护之一电路(2)，而该测试结构具有被指派予该ESD保护装置(1)之一ESD测试组件(N3)以及被指派予该电路(2)之一电路测试组件，所导出之特性值系用以决定是否存在该ESD保护装置(1)之一ESD特性曲线(E1)与该电路(2)之一ESD特性曲线(E2)之间之一预定关系。
8.如权利要求第7项之方法，其中该ESD保护装置具有一保护晶体管(N1)，且该ESD测试组件具有一测试晶体管(N3)，该测试晶体管(N3)小于该保护晶体管。
9.如权利要求第7或8项之方法，其中那些特性值被决定，其代表一ESD触发电压，一ESD维持电压，一差动ESD高电流电阻，或该ESD保护装置之一ESD电流承载容量及/或将待保护之该主动电路之特性。
10.如前述权利要求任一项之方法，其中于该测试结构中形成不同组件类别用之不同测试组件。
11.如前述权利要求任一项之方法，其中该测试结构包括一晶栅管，所导出之该等特性值被用以决定该集成电路之一晶栅管之一触发电压或一触发电流于各情况下是否超过预定之最小值。
12.如前述权利要求任一项之方法，其中该等特性值被决定，其显示一闩锁触发电压，一闩锁触发电流，一闩锁维持电压及/或一闩锁维持电流之特性。
13.如前述权利要求任一项之方法，其中于该测试结构中产一崩溃测试组件，被决定之该等特性值系用以决定该集成电路之一寄生组件之一崩溃电压是否超过一预定数值。
CN02825433.3A 2001-12-19 2002-12-16 决定集成电路esd/闩锁强度之方法 Pending CN1633710A (zh)

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