CN1632601A - 测量电容的结构与方法 - Google Patents

Abstract

本发明提供一种测量电容的结构与方法，包含一第一埋入掺质区与一重掺杂区位于一底材中，此重掺杂区平行埋入掺质区；若干第二埋入掺质区、第一与第二氧化层于半导体底材中；任一第二埋入掺质区垂直第一埋入掺质区，一端连接至第一埋入掺质区、另一端连接至重掺杂区。任一第一氧化层重叠并位于第二埋入掺质区上方。任一第二氧化层介于任二第一氧化层之间，且第二氧化层的厚度较第一氧化层的厚度薄。至少二个第一与若干第二多晶硅列位于底材上。其中二个第一多晶硅列分别位于第二埋入掺质区的两侧。每一第二多晶硅列垂直并位于第一多晶硅列之间，且每一第二多晶硅列之一端不连接至二个第一多晶硅列。应用此一结构可测量得到与字符线有关之个别电容值。

Description

测量电容的结构与方法

技术领域

本发明是有关于一种测量电容的结构与方法，其特别是关于一种于掩膜只读存储器(MaskROM)工艺中、测量与字符线(World Line，WL)有关之电容的结构与方法。

背景技术

在仿真记忆胞存取时间的时候、特别是针对高速掩膜只读存储器时，与字符线有关之电容是一项很重要的参数。举例来说，在掩膜只读存储器工艺中，位于多晶硅字符线(polysiliconwordline)下方的氧化层会有不同的厚度。又因为高剂量的埋入N型掺质(BN implant)导致氧化情形增加，因此埋入N型掺质接合(junction)的存在进一步复杂化整个掩膜只读存储器工艺与操作模式。

如图1所示，为一掩膜只读存储器的一方向上之剖面部分示意图。于半导体底材110上，有一大致上均一厚度的氧化层112与若干导电栅极结构114。于掩膜只读存储器中，导电栅极结构114亦作为字符线，因此，在导电栅极结构114之间会存在一字符线对字符线连接电容”C1”(WL-WL coupling capacitance)。如图2所示，为一掩膜只读存储器的另一方向上的剖面部分示意图。于此方向上，半导体底材110上的氧化层的厚度并非相同，而是具有薄氧化层116与厚氧化层118，导电栅极结构114则覆盖整个氧化层。此外，于厚氧化层118下方则存在埋入N型掺质区120。根据上述之结构，存在一字符线对薄氧化层电容”C2”与一字符线对厚氧化层”C3”。

上述习知掩膜只读存储器结构所存在的电容，关系到仿真存取时间的精确与否，因此必须设计正确的测试键(test key)才能得到个别电容之精确值。

发明内容

对于上述，欲设计正确的测试键用于掩膜只读存储器结构，本发明提供一种测量电容的方法与结构，可得到与字符线有关之个别电容值。

本发明的目的之一，在于提供一种测量与字符线有关之电容的方法与结构，通过应用两种设计结构，配合不同测量条件，可得到与字符线有关之个别电容值。

根据上述，本发明提供一种测量电容的结构与方法，一第一埋入掺质区与一重掺杂区位于一底材中，其中重掺杂区平行埋入掺质区。若干第二埋入掺质区、第一与第二氧化层于半导体底材中。任一第二埋入掺质区垂直第一埋入掺质区，一端连接至第一埋入掺质区、另一端连接至重掺杂区。任一第一氧化层重叠并位于第二埋入掺质区上方。任一第二氧化层介于任二第一氧化层之间，且第二氧化层的厚度较第一氧化层的厚度薄。至少二个第一与若干第二多晶硅列位于底材上。其中二个第一多晶硅列分别位于第二埋入掺质区的两侧。每一第二多晶硅列垂直并位于第一多晶硅列之间，且每一第二多晶硅列之一端不连接至二个第一多晶硅列。应用此一结构，搭配以外接电压或接地，可测量得到与字符线有关之个别电容值。

附图说明

图1为一掩膜只读存储器的一方向上之剖面部分示意图。

图2为一掩膜只读存储器的另一方向上之剖面部分示意图。

图3为根据本发明之测量总电容的设计(layout)示意图。

图4为根据本发明之测量寄生电容”Cp”的设计示意图。

图5为根据本发明之测量与字符线有关之电容的另一设计示意图。

图标说明：

10 半导体底材

12 重掺杂P型区

14 埋入N型掺质区

16 导电接触

18 埋入N型掺质区列

20 多晶硅列

22 多晶硅列

24 多晶硅列

110 半导体底材

112 氧化层

114 导电栅极结构

116 薄氧化层

118 厚氧化层

120 埋入N型掺质区

具体实施方式

如图3所示，为根据本发明之测量总电容的设计(1ayout)示意图。在一半导体底材10中包含两平行掺杂区列，一为重掺杂P型区12，一为埋入N型掺质区14。在重掺杂P型区12与埋入N型掺质区14之上皆有若干导电接触16(contact)。再者，在半导体底材10中、介于重掺杂P型区12与埋入N型掺质区14之间，尚包含若干与重掺杂P型区12与埋入N型掺质区14相互垂直且连接的埋入N型掺质区列18。此外，埋入N型掺质区列18彼此相互平行且分离。

此外，在半导体底材10上则包含两列与埋入N型掺质区列18平行的多晶硅列20与22。其中，多晶硅列20与22的长度并无延伸至重掺杂P型区12与埋入N型掺质区14的上方，且多晶硅列20与22分别位于埋入N型掺质区列18的两侧。再者，介于多晶硅列20与22之间，具有若干平行重掺杂P型区12与埋入N型掺质区14的多晶硅列24。其中，任一多晶硅列24的一端延伸至多晶硅列20或22，另一端则为不连接多晶硅列20或22。如图3所示，奇数行的多晶硅列24的一端延伸至多晶硅列20，另一端则无连接多晶硅列22。另一方面，偶数行的多晶硅列24的一端延伸至多晶硅列22，另一端则无连接多晶硅列20。

根据上述，间隔的多晶硅列24之一端共同地皆延伸至多晶硅列20与22之一，且多晶硅列24与埋入N型掺质区列18相互垂直。此外，与图2所示相同的，多晶硅列24与埋入N型掺质区列18之间具有厚氧化层(图中未示)与埋入N型掺质区列18重叠，多晶硅列24与半导体底材10之间之间则为薄氧化层(图中未示)，且任一薄氧化层介于两厚氧化层之间。

应用本设计时，当将多晶硅列20施以一外部电压Vdd，而多晶硅列22、重掺杂P型区12(或半导体底材10)与埋入N型掺质区14则为接地时，可测量一总电容“Ca”。总电容“Ca”包含一字符线对字符线连接电容“C1”、一字符线对薄氧化层电容“C2”、一字符线对厚氧化层“C3”与一寄生电容“Cp”。根据上述设计与测量方式，可得到总电容“Ca”。

如图4所示，为根据本发明之测量寄生电容“Cp”的设计示意图。与图3之设计相异之处，在于奇数行的多晶硅列24的一端并不延伸至多晶硅列20，故奇数行的多晶硅列24两端皆不连接至多晶硅列20与24。应用本设计的测量条件则与图3相同。根据上述，则应用本设计可测量得到寄生电容“Cp”，将应用图3的设计所测量到的总电容“Ca”与应用图4之设计所测量到的寄生电容“Cp”相减，则得到字符线对字符线连接电容“C1”、字符线对薄氧化层电容“C2”与字符线对厚氧化层“C3”的电容总和“Cb”。

再者，应用图4的设计，但使用不同的测量条件，可得到其它电容值。在一实施例中，多晶硅列22施以一外部电压Vdd，而重掺杂P型区12(或半导体底材10)与埋入N型掺质区14则为接地时，可测量得到字符线对薄氧化层电容“C2”与字符线对厚氧化层“C3”的电容总和“Cc”。由电容总和“Cb”与电容总和“Cc”值的相减，可得到字符线对字符线连接电容“C1”。

此外，利用改变字符线对薄氧化层电容“C2”与字符线对厚氧化层“C3”于本发明之设计结构中的比例，重复上述的步骤，可得到不同的电容总和“Cc”，利用至少两个不同的电容总和“Cc”，即可得到字符线对薄氧化层电容“C2”与字符线对厚氧化层“C3”的个别值。根据上述，所有与字符线有关之电容的个别值皆可测量得到。

图5为根据本发明之测量与字符线有关之电容的另一设计示意图。可以选择的，本发明的另一实施例，将第二A与图4两个设计结合一起，亦可达到应用本发明之设计测量与字符线有关之电容的个别值。其中，结合两个设计的方式，可以使两个设计结构之所有的埋入N型掺质区列18连接。通过其中之一设计结构不需重掺杂P型区12，另一设计结构则不需埋入N型掺质区14，如此可达到两个设计结构之所有的埋入N型掺质区列18连接。配合上述各测量条件，亦可测量得到所有与字符线有关之电容的个别值。

以上所述的实施例仅用于说明本发明的技术思想及特点，其目的在使本领域内的技术人员能够了解本发明的内容并据以实施，因此不能仅以本实施例来限定本发明的专利范围，即凡依本发明所揭示的精神所作的同等变化或修饰，仍落在本发明的专利范围内。

Claims (22)

1.一种测量电容的结构，包含：

一半导体底材；

一第一条状埋入掺质区于该半导体底材中；

一条状重掺杂区于该半导体底材中，其中该条状重掺杂区平行该条状埋入掺质区；

复数个第二条状埋入掺质区于该半导体底材中，其中任一该第二条状埋入掺质区垂直该第一条状埋入掺质区，且任一该第二条状埋入掺质区的一端连接至该第一条状埋入掺质区、另一端连接至该条状重掺杂区；

复数个第一氧化层于该半导体底材中，其中任一该第一氧化层重叠并位于任一该第二条状埋入掺质区上方；

复数个第二氧化层于该半导体底材中，其中任一该第二氧化层介于任二该第一氧化层之间，且每一该第二氧化层的厚度较任一该第一氧化层的厚度薄；

至少二个条状第一多晶硅列于半导体底材上，其中该二个条状第一多晶硅列分别位于该复数个第二条状埋入掺质区的两侧；及

复数个条状第二多晶硅列于半导体底材上，其中每一该条状第二多晶硅列垂直并位于该二个条状第一多晶硅列之间，且每一该条状第二多晶硅列的一端不连接至该二个条状第一多晶硅列。

2.根据权利要求1所述的测量电容的结构，包含复数个导电接触位于该第一条状埋入掺质区的上方，与该第一条状埋入掺质区有电性上的连接。

3.根据权利要求1所述的测量电容的结构，包含复数个导电接触位于该条状重掺杂区的上方，与该条状重掺杂区有电性上的连接。

4.根据权利要求3所述的测量电容的结构，其中该复数个第二条状埋入掺质区是彼此分离的。

5.根据权利要求1所述的测量电容的结构，其中该二个条状第一多晶硅列之一是连接至一外部电压，以及该二个条状第一多晶硅列的另一是为接地。

6.根据权利要求1或5所述的测量电容的结构，其中任两相邻该条状第二多晶硅列之一的另一端连接至该二个条状第一多晶硅列之一。

7.根据权利要求6所述的测量电容的结构，其中该两相邻条状第二多晶硅列之另一的另一端连接至该二个条状第一多晶硅列之另一。

8.根据权利要求6所述的测量电容的结构，其中该两相邻条状第二多晶硅列之另一的另一端不连接至该二个条状第一多晶硅列之另一。

9.根据权利要求7所述的测量电容的结构，是用以测量一寄生电容值。

10.根据权利要求1或5所述的测量电容的结构，其中该条状重掺杂区与该条状埋入掺质区是接地的。

11.根据权利要求1所述的测量电容的结构，其中该二个条状第一多晶硅列是连接至一外部电压。

12.根据权利要求1或11所述的测量电容的结构，其中任两相邻该条状第二多晶硅列之一的另一端连接至该二个条状第一多晶硅列之一。

13.根据权利要求12所述的测量电容的结构，其中该两相邻条状第二多晶硅列之另一的另一端不连接至该二个条状第一多晶硅列之另一。

14.一种形成测量与字符线有关的电容结构的方法，包含：

提供一半导体底材；

形成一第一条状埋入掺质区于该半导体底材中；

形成一条状重掺杂区于该半导体底材中，其中该条状重掺杂区平行该条状埋入掺质区；

形成复数个第二条状埋入掺质区于该半导体底材中，其中任一该第二条状埋入掺质区垂直该第一条状埋入掺质区，且任一该第二条状埋入掺质区的一端连接至该第一条状埋入掺质区、另一端连接至该条状重掺杂区；

形成复数个第一氧化层于该半导体底材中，其中任一该第一氧化层重叠并位于任一该第二条状埋入掺质区上方；

形成复数个第二氧化层于该半导体底材中，其中任一该第二氧化层介于任二该第一氧化层的间，且每一该第二氧化层的厚度较任一该第一氧化层的厚度薄；

形成至少二个条状第一多晶硅列于半导体底材上，其中该二个条状第一多晶硅列分别位于该复数个第二条状埋入掺质区的两侧；及

形成复数个条状第二多晶硅列于半导体底材上，其中每一该条状第二多晶硅列垂直并位于该二个条状第一多晶硅列的间，且每一该条状第二多晶硅列的一端不连接至该二个条状第一多晶硅列。

15.根据权利要求14所述的形成测量与字符线有关的电容结构的方法，其中形成任两相邻该条状第二多晶硅列之一的另一端连接至该二个条状第一多晶硅列之一。

16.根据权利要求15所述的形成测量与字符线有关的电容结构的方法，其中形成该两相邻条状第二多晶硅列之另一的另一端连接至该二个条状第一多晶硅列之另一。

17.根据权利要求14或15所述的形成测量与字符线有关的电容结构的方法，其中形成该二个条状第一多晶硅列之一是连接至一外部电压，以及该二个条状第一多晶硅列之另一是接地的。

18.根据权利要求14或15所述的形成测量与字符线有关的电容结构的方法，其中该条状重掺杂区与该条状埋入掺质区是接地的。

19.根据权利要求15所述的形成测量与字符线有关的电容结构的方法，其中形成该两相邻条状第二多晶硅列之另一的另一端不连接至该二个条状第一多晶硅列之另一。

20.根据权利要求14或19所述的形成测量与字符线有关的电容结构的方法，其中形成该二个条状第一多晶硅列之一是连接至一外部电压，以及该二个条状第一多晶硅列之另一是接地的。

21.根据权利要求14或19所述的形成测量与字符线有关的电容结构的方法，其中形成该二个条状第一多晶硅列是连接至至少一外部电压。

22.根据权利要求14或19所述的形成测量与字符线有关的电容结构的方法，其中该条状重掺杂区与该条状埋入掺质区是接地的。

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