CN1617112A - 提供功率优化的高速缓冲存储器组选择的方法和系统 - Google Patents

Abstract

一种用于访问至少具有两个在相同地址存储数据的路的数据高速缓冲存储器的系统和方法。第一和第二标签存储器存储识别在每一路中存储的数据的第一和第二组标签。翻译装置从系统地址确定识别一路的标签。第一比较器比较该地址中的标签和在第一标签存储器中存储的标签。第二比较器比较该地址中的标签和在第二标签存储器中存储的标签。响应一访问方式信号，时钟信号电路向一路或两路提供时钟信号。该系统可以工作在高速访问方式从而向该相联数据高速缓冲存储器的两路提供时钟，或者可以工作在高功率效率工作方式从而只向被来自该第一和第二比较器的输出选择的一路提供时钟信号。

Description

提供功率优化的高速缓冲存储器组选择的方法和系统

技术领域

本发明涉及在基于微处理器的计算系统中使用的临时存储指令和数据的指令和数据高速缓冲存储器。具体地，说明了一种能够以高速方式或者节能方式访问相联高速缓冲存储器(associative cache)的系统和方法。

背景技术

计算系统，包括基于微处理器的系统，使用与主存储器结合的高速缓冲存储器来保存正在被处理的数据和/或指令。该高速缓冲存储器包括一个其中维持有处理所需的临时内容的存储器，从而来自于主存储器的最近最常使用的数据被置于高速缓冲存储器中以便能够被微处理器系统快速访问。

将高速缓冲存储器组织成组相联(set associative)方式，其中构成各组的各个SRAM包含所需数据并通常具有公共地址线。每个SRAM称为一路(way)，并且在一个两路相联高速缓冲存储器中公共地址线连接到每个SRAM。多字节数据行存储在这些路的每个单元中。通过微处理器系统生成的有效地址20来获取组相联高速缓冲存储器的行中包含的信息。有效地址包括标签字段、行索引字段和字节字段。有效地址的标签字段用于确定一路或其它路包含正在寻找的数据。

可以同时对两路寻址，并且可以利用一个多路转换器(multiplexer)通过比较从施加到相联高速缓冲存储器的诸路的地址获得的标签和标签存储器或目录中包含的标签，选择一路或另一路中的数据。标签存储器包括一行与给定路中的相同行数的数据相对应的标签数据。因此，比较标签存储器的一行的内容和来自有效地址的标签可确定哪一路包含所需数据，并且多路转换器从所确定的路中选择所需数据。

与组相联高速缓冲存储器的早期应用中的先前情况相比，在小型计算系统中功率效率变得更重要。当同时对两路寻址和提供时钟并用对多路转换器给出的后选择(late select)命令从其中一路中选择数据时，相联高速缓冲存储器能够实现较高速度的数据访问。尽管这样能够实现最佳的访问速度，但是当只有一个SRAM包含所选择的数据时，相联高速缓冲存储器中的每一个SRAM都消耗功率。这表示操作功率有很大的浪费，尤其在可能使用这种微处理器系统的电池操作的装置例如蜂窝式电话中更是如此。

为了避免不包含所需数据的路的不必要的功耗，已经为一些组相联高速缓冲存储器提供了预测逻辑。这些系统都能够预测哪一路包含所需数据，并仅使得该预测出的路生成数据。然而，该预测逻辑消耗功率，而且不能确保100％的可预测性。因此，错误的预测会导致更多的高速缓存未命中(cache miss)，同时只少量地减小了功耗。

为了减小功耗，一些设计降低了访问周期的电压电平或者工作频率。然而，这些技术——尤其是降低工作频率的技术——有局限性，因为提供足够的时间来确定组，然后获得所需数据，会要求减小最大工作频率。

在论文“具有4.8GB/s内部共享流水线总线和512KB内部存储器的600MHz单片多处理器”(A 600MHz Single Chip Multiprocessor With4.8GB/s Internal Shared Pipelined Bus and 512KB Internal Memory)，2003国际固态电路会议，第254页中，描述了一种对于通常预取周期具有降低的功耗的组相联指令高速缓冲存储器。将标签存储器访问和数据存储器访问分成两个连续的周期，并只激活一路。另一方面，在分支情况下，在同一周期内执行两路标签存储器访问和数据存储器访问以提高性能。这样，存在两种不同的高速缓冲存储器性能，一种强调低功耗而另一种强调高性能。然而，节能和获得较高的访问速度之间的平衡限于通常的预取和分支情况。另外，在通常预取操作中的访问占两个周期，这大大减慢了访问过程。因此，需要一种能够在各种应用中实现高性能和较低功耗之间的变换的系统。

发明内容

依照本发明，提供了一种用于访问具有至少两个存储数据的路的相联数据高速缓冲存储器的系统和方法。第一和第二标签存储器用于存储第一和第二标签组，第一和第二标签组用于识别高速缓冲存储器的诸路中存储的每行数据。翻译装置从系统地址中确定一个识别获得数据的路的标签。第一和第二比较器对该标签和分别存储在第一和第二标签存储器中的、具有与施加于第一和第二路的地址相同的地址的标签进行比较。当一个比较器生成信号时，多路转换器选择具有所需数据的相应的路。时钟信号电路接收访问方式信号，该访问方式信号根据将使用功率效率方式还是高访问速度方式，控制是否向一路或两路提供时钟、或者不向任何一路提供时钟。

依照本发明的优选实施例，该系统能够可选择地在最佳访问速度或最佳功率效率下工作。可以通过检测访问周期频率来实现功率效率方式，当周期时间足够允许串行访问包含所需数据的高速缓冲存储器的路时，该系统最多只访问一路。另外，当访问频率较高时，需要高的访问速度，向两路提供时钟并且使用一个后选择信号以从包含所需数据的一路中选择访问数据。

附图说明

图1示出用于控制一相联高速缓冲存储器的访问方式的本发明的第一

实施例。

图2示出当选择功率效率方式时图1电路的时序；

图3示出当选择高速访问方式时图1电路的时序；

图4示出图1的访问控制电路的逻辑图；

图5示出基于高速缓冲存储器访问的功耗和频率来选择运行方式。

具体实施方式

现参照图1，示出一两路相联高速缓冲存储器21。路0和路1包括两个SRAM，它们生成到选择多路转换器25的第一和第二数据输出。数据高速缓冲存储器21存储微处理系统必需的指令或其它数据。该数据的具体使用与本发明的操作无关。

从包含有效地址19的寄存器访问高速缓冲存储器21。有效地址包含表示与路0和路1中的每一存储器行相关联的标签的数据、一个行索引和一个字节号。有效地址的行索引部分识别将要访问这些路的哪一行，并且该字节识别数据允许选择保存在一数据行中的特定字节。

为保存在路0和路1中的每行或每排数据提供了位于标签存储器22的相应行中的标签。该行索引寻址两个标签存储器和两个路0、1。将标签存储器22中所存储的由该行索引所识别的标签数据与有效地址19的标签数据相比较以确定哪一路包含有效地址19定义的数据。产生与有效地址19中的标签相对应的标签的标签存储器与包含所需数据的路相对应。如果两个标签存储器22都不产生相应的标签，则会发生高速缓存未命中而且必须从系统主存储器中恢复数据。

使用传统的翻译后援缓冲器23，可以将来自于地址19的标签信息简化成一有效页号和一实际页号，该有效页号和实际页号对应于与路0和路1内的一存储器行相关联的标签。当标签存储器22中的一个产生了与从有效地址19中获得的标签对应的标签时，比较器24A和24B识别高速缓冲存储器阵列21中的一路。

高速缓冲存储器阵列可以工作在功率效率访问方式或高速访问方式下。图2中示出了功率效率访问方式。将时钟脉冲CLK0或CLK1只施加到多个路中的一路。基于对哪一路包括有效地址19定义的数据的确定，来选择向哪一路提供时钟以产生数据。当访问周期足够慢允许向单个路提供时钟并且在访问周期结束前产生数据时，如果确定了命中，则只向一路(图2中示出为路0)提供时钟。根据有效地址19中包含的字节数据，可以通过选择电路30在多路转换器25选择的数据中进一步选择单个字节。

如同在其它相联高速缓冲存储器中通用的一样，NAND门27或OR门28分别产生未命中或命中指示，从而系统可以确定可得到正在查找的数据，或不能得到正在查找的数据而要求系统从系统存储器中恢复该数据。

当该微计算系统运行一允许以功率效率方式运行的应用时，基于对能得到足够的周期时间以允许识别包含由有效地址19的行索引所确定的数据的路的判定，如果确定了命中，则只向路21的一路提供时钟。

可以通过向高速缓冲存储器21的两路提供时钟来选择在访问周期被减小时所使用的高速访问方式。当访问方式设置为高速访问方式时，如图3所示向两路，即路0和1提供时钟，并通过比较器24进行标签比较。生成一后选择信号以在访问周期的结束时从路0或1选择一个或另一个数据输出。字节选择电路30进一步分辨出要选择包含在所选择的路的一行中的哪一个或一些字节。

图4中示出用于提供时钟电路20的布置。现参照图4，将一访问方式指示施加到反相器33。当选择高速访问方式时，响应每个接收到的时钟脉冲，AND门36和37开通以向高速缓冲存储器21的每一路提供时钟0和1信号。当选择高功率效率方式时，比较器24A和24B通过OR门34或35使AND门36或37开通，从而只向该高速缓冲存储器的一路提供时钟信号。

可以通过系统参数例如工作频率来控制访问方式，从而可以确定何时可以进入高功率效率方式时，或何时必须采用较高速访问方式以获得高速缓冲存储器21的数据。图5示出图1的电路在两种操作方式中的理论功耗。从图5可看出，在功率效率访问方式(当数据访问频率低于最大频率的1/2时选择该方式)期间，获得了很高的功耗效率。使用高速访问方式(其中使用一后选择以选择两路组相联高速缓冲存储器中的一路)时，大约总功耗的50％用于访问这两路。因此，切换到功率效率方式使得微处理系统的总功耗降低25％。

因此，该系统可以从牺牲功率效率的高速访问方式变换到较低访问速度的高功率效率方式。可通过确定所需的访问时间在功率效率方式和高速访问方式之间转变访问方式。对访问方式的控制可通过软件基于在该微计算机系统中正运行的应用的参数实现，或可以在已知一给定的微处理系统专用于特定应用时手工实现。

尽管上述系统被公开为能选择一路激活或两路的后选择激活，应理解该系统也可以在预测访问方式和/或后选择、高速操作中进行选择。这样，在那些需要高速访问的应用中，可以通过后选择特征访问两路，而在要节约功率的应用中，可以进入预测方式并利用该方式选择哪一路包含所需数据。

上述对本发明的说明阐述了本发明。另外，此公开只示出和描述了在功率优化的高速缓冲存储器组选择的情况下本发明的优选实施例，但是，如上面提到的，应理解本发明能够用于各种其它的组合、变型和环境中，并能够在如此处表达的本发明的概念的范围内，做出与上述教导和/或相关技术和知识相一致的改动或变型。上述实施例进一步旨在解释实施本发明已知的最佳方式，并使本领域其它技术人员能够在这个或其它实施例中利用本发明，并且进行由本发明的特定应用或使用所要求的各种变型。因此，该说明并不旨在将本发明限制在这里所公开的形式或应用。此外，旨在将所附权利要求解释成包括其他的实施例。

Claims (14)

1.一种用于访问具有第一和第二路的两路相联数据高速缓冲存储器的系统，包括：

用于响应一访问方式信号而有选择地向所述两路相联高速缓冲存储器的一路或两路施加时钟脉冲的时钟电路；

被连接为同时向所述两路相联高速缓冲存储器的每个所述组施加一地址的地址电路；

用于响应一识别所述相联高速缓冲存储器的一个所述路的选择信号，从所述相联高速缓冲存储器的一个所述组中选择数据的输出多路转换器。

2.根据权利要求1的用于访问两路相联数据高速缓冲存储器的系统，还包括：

被连接为由所述地址电路寻址的标签阵列，该标签阵列用于存储对应于存储在所述第一和第二路中的相应的一组数据的第一组和第二组标签信号；以及

被连接为对来自所述标签阵列的第一和第二输出数据和得自所述地址的标签数据进行比较，从而识别出所述相联高速缓冲存储器的一个所述路包含将要读取的数据的第一和第二比较器，所述的一个比较器为所述输出多路转换器生成一选择信号。

3.根据权利要求1的系统，其中，当从一个所述组中读取所述数据的访问时间小于预定值时，所述控制信号将时钟脉冲施加到所述相联高速缓冲存储器的两路。

4.根据权利要求1的系统，其中，从预测哪一个所述组包含所述数据的预测逻辑生成所述访问方式信号。

5.根据权利要求2的系统，其中，所述时钟电路接收来自所述比较器的、识别将向所述相联高速缓冲存储器的哪一路提供时钟的数据。

6.根据权利要求5的系统，其中，所述时钟电路接收一表示将向所述相联高速缓冲存储器的两个所述组同时提供时钟的访问方式信号。

7.根据权利要求6的系统，其中，基于需要通过只向所述数据高速缓冲存储器的一路施加时钟脉冲来节能，或需要通过向所述高速缓冲存储器的两路施加时钟脉冲来向所述数据高速缓冲存储器提供较高访问速度，来选择所述的访问方式信号。

8.一种用于访问具有至少两个用于在相同地址存储数据的路的数据高速缓冲存储器的系统，包括：

用于存储识别在每个所述路中存储的数据的第一组和第二组标签的第一和第二标签存储器；

用于从系统地址中确定一识别一个所述路的标签的翻译装置；

用于比较所述地址中的标签和存储在所述第一标签存储器中的标签的第一比较器；

用于比较所述地址中的标签和存储在所述第二标签存储器中的标签的第二比较器；

用于响应来自所述第一和第二比较器中的一个的信号而从一个所述路中选择输出数据的多路转换器；以及

用于响应一访问方式信号而向一个或两个所述路提供时钟信号的时钟信号电路。

9.根据权利要求8的系统，其中，所述访问方式信号具有一代表功率效率操作方式的第一状态。

10.根据权利要求9的系统，其中，所述访问方式信号具有一代表对于述高速缓冲存储器的高访问速度的第二状态。

11.根据权利要求9的系统，其中，当所述访问速度是所述高速缓冲存储器的最大访问速度的一半时，所述访问方式信号处于所述第一状态。

12.一种用于访问包括至少有两路的组相联数据高速缓冲存储器的方法，包括：

从一有效地址确定与存储在一个所述路中的数据相关联的标签；

用得自所述有效地址的相同的行索引地址寻址所述第一和第二路；

用所述施加于所述第一和第二路的行索引地址寻址第一和第二标签存储器；

确定是否所述第一标签存储器或第二标签存储器产生了与得自于所述有效地址的所述标签相同的标签；以及

响应一访问方式信号的第一状态从一个所述路中读取数据，以及当所述访问方式信号具有第二状态时从两个所述路读取数据。

13.根据权利要求12的用于访问组相联数据高速缓冲存储器的方法，其中，当在节能方式下读取所述数据高速缓冲存储器时选择所述访问方式信号的所述第一状态，并当所述数据高速缓冲存储器工作在高速访问方式下时选择所述访问方式信号的所述第二状态。

14.根据权利要求12的用于访问组相联数据高速缓冲存储器的方法，其中，所述访问方式信号控制时钟电路，在所述第一状态下该时钟电路向所述第一路提供一时钟信号，以及当所述访问方式信号处于所述第二状态时向两路提供时钟信号。

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