CN1612316A - 形成良好方形轮廓的字符线间隙壁的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000005530 etching Methods 0.000 claims abstract description 53
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 52
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 5
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229920005591 polysilicon Polymers 0.000 claims description 50
- 238000000059 patterning Methods 0.000 claims description 17
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims 9
- 239000007792 gaseous phase Substances 0.000 claims 2
- 239000000126 substance Substances 0.000 claims 2
- 230000002349 favourable effect Effects 0.000 abstract 2
- 230000001590 oxidative effect Effects 0.000 abstract 2
- 238000012545 processing Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 238000000427 thin-film deposition Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 210000001364 upper extremity Anatomy 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本发明提供一种形成良好方形轮廓的字符线间隙壁的制造方法，其可在半导体基底上形成一图案化氧化层、一多晶硅层及一氧化层之后，再依次利用突破步骤、主蚀刻步骤、氧化物蚀刻步骤及过度蚀刻步骤的各阶段蚀刻步骤来完成字符线间隙壁的制作；其中，利用多晶硅层角落残留的氧化层可达到垂直间隙壁蚀刻的特性，使其在后续蚀刻步骤中，能够保持良好的间隙壁轮廓。因此，本发明的方法不但可去除生成的尖角结构，亦可制作出具有良好方形轮廓的字符线间隙壁。
Description
技术领域
本发明涉及一种在半导体制程中制作侧壁间隙壁(sidewall spacer)的方法，尤其涉及一种可形成良好方形轮廓的字符线间隙壁的制造方法。
背景技术
目前，随着半导体集成电路的持续发展，在进入超大规模集成电路的制程后，为了使集成电路的设计可符合高集成度的要求，芯片中所含有的元件数量不断增加，元件的尺寸也因集成度的提升而不断地缩小。
然而无论元件尺寸如何缩小化，在芯片各个元件之间仍必须有适当地绝缘或隔离，方可得到良好的元件特性。此项技术为元件隔离技术，其主要是在各元件间形成隔离物，并在确保良好隔离效果的情况下，尽量缩小隔离物的区域，以容纳更多的元件。除了隔离元件的浅沟槽隔离(STI)结构之外，最常见的是间隙壁，其是一种由绝缘材料形成在栅极(字符线)周围的基底上，用来避免栅极与源极/漏极导通而造成漏电流的绝缘元件，间隙壁的高度与栅极的高度相同为一种较佳的设计，可有效避免栅极与源极/漏极相导通。
间隙壁除了作为隔离元件使用之外，还可作为字符线的多晶硅间隙壁，现有技术的利用蚀刻多晶硅层以制作多晶硅间隙壁的步骤，如图1所示，其是在已定义出半导体基底10的主动区域后，依次形成一图案化氧化层12、一多晶硅层14及一氧化层16；再通过微影蚀刻制程进行主蚀刻步骤，先利用干式蚀刻方法对氧化层16进行蚀刻，而后对多晶硅层14进行蚀刻步骤，可移除该氧化层16及部份该多晶硅层14，如图2所示，以在图案化氧化层12的侧壁上形成多晶硅间隙壁18，同时暴露出半导体基底10的上表面。
但是，上述制作多晶硅间隙壁18的方式容易在间隙壁边缘产生如图2所示的尖角(fence)结构20，此种尖角结构20可能会成为微粒来源(particle source)，还可能对后续薄膜沉积制程造成严重的影响，导致制作出的元件具有严重的缺陷问题而影响制程成品率。另外，为了清除半导体基底10上多余的多晶硅层14以及在蚀刻过程中产生的微粒、碎屑等物质，在主要蚀刻步骤结束后，通常会进行一过度蚀刻程序。其中，此过度蚀刻程序虽然不致对间隙物造成严重的侵蚀，但往往会使得多晶硅间隙壁18的上表面高度降低，甚至暴露出部份图案化氧化层的上缘侧壁。
因此，就现阶段半导体制程而言，如何定义出形成良好的方形多晶硅字符线间隙壁，将可进一步的提高集成电路制程的成品率。
附图说明
图1及图2为现有的制作字符线间隙壁的各步骤构造示意图。
图3至图7分别为本发明制作方形字符线间隙壁的各步骤构造示意图。
标号说明：
10 半导体基底 12 图案化氧化层
14 多晶硅层 16 氧化层
18 多晶硅间隙壁 20 尖角结构
30 半导体基底 32 垫氧化层
34 图案化氧化层 36 多晶硅层
38 氧化层 40 尖角结构
42 间隙壁
发明内容
本发明所要解决的技术问题在于，提供一种字符线间隙壁的制造方法，其可去除生成的尖角轮廓，以制作出具有良好方形轮廓的字符线间隙壁。
为解决上述技术问题，本发明先在一半导体基底上依次形成一图案化氧化层、一多晶硅层及一氧化层；利用氧化物对多晶硅的高选择比，进行一突破步骤，以去除部份的氧化层；接着，进行一主蚀刻步骤，蚀刻多晶硅层与少部份氧化层，直至此多晶硅层在半导体基底上成为一薄膜为止，并使位于角落凸出的氧化层成为一尖角结构；再进行一氧化物蚀刻步骤，对氧化层的尖角结构进行等向蚀刻，以移除凸出多晶硅层外的尖角结构，并使多晶硅层角落圆弧化；最后进行一过度蚀刻步骤，其可蚀刻去除图案化氧化层上方多余的多晶硅层，使剩余的多晶硅层分别在该图案化氧化层二侧形成良好方形轮廓的字符线间隙壁。
本发明可去除生成的尖角轮廓，可对所定义字符线间隙壁的宽度、高度与形状进行有效地控制，从而得到具有良好的方形轮廓的字符线间隙壁，进而提高集成电路制程的合格率。
下面结合附图及较佳的具体实施例对本发明进行进一步的闸明。
具体实施方式
由于现有的制作多晶硅间隙壁的方式容易在间隙壁边缘产生尖角(fence)轮廓，该尖角结构可能会成为微粒来源，还会对后续薄膜沉积制程造成严重的影响，导致制作出的元件具有严重的缺陷问题而影响制程成品率；因此，本发明提出一种字符线间隙壁的制造方法，其可去除生成的尖角轮廓，并同时制作出具有良好方形轮廓的字符线间隙壁。
如图3所示，首先提供一具<100>晶向的单晶硅的半导体基底30；一般而言，其它种类的半导体材料，例如砷化镓或是位于绝缘层上的硅底材(SOI)皆可作为此半导体基底30使用。另外，由于半导体基底表面的特性对本发明而言，并不会造成特别的影响，所以半导体基底30的晶向也可选择<110>或<111>。
然后，在半导体基底30表面沉积一垫氧化层(pad oxide)32，其材质通常为氧化硅；并利用微影蚀刻制程，在半导体基底30的垫氧化层32表面形成一已定义的图案化氧化层34；接着利用化学气相沉积(CVD)方式先在半导体基底30上沉积一多晶硅层36，使其覆盖该图案化氧化层34和垫氧化层32，再利用化学气相沉积方式、热氧化方式或是其它适当的制程进行沉积，在多晶硅层36表面形成一氧化层38。
随后，即可进行各阶段的蚀刻步骤，首先，进行一突破步骤(Breakthrough Step)，其利用氧化物对多晶硅的高选择比的高离子轰击来去除部份的表面部份氧化层38，以形成如图4所示的结构。另外，还可利用湿式蚀刻或干式蚀刻方式去除部份氧化层38。
完成突破步骤之后，进行一主蚀刻步骤(Main Etch Step)，利用湿式蚀刻或干式蚀刻方式对半导体基底30进行蚀刻，以蚀刻去除部份多晶硅层36与少部份氧化层38，如图5所示，直至多晶硅层36在该半导体基底30上成为一薄膜为止，且位于角落凸出的该氧化层38系成为一尖角(fence)结构40。其中，角落残留的氧化层38可作为衬氧化层(liner oxide)使用来达到垂直间隙壁蚀刻的目的，将有利于后续蚀刻步骤中，保持良好的轮廓高度与宽度。
接着，进行一氧化物蚀刻步骤(Oxide Etch Step)，其利用氧化物蚀刻速率大于多晶硅蚀刻速率的蚀刻方式对尖角结构40进行等向蚀刻，例如湿式蚀刻，以蚀刻去除凸出多晶硅层36轮廓外的尖角结构40，如图6所示，仅留下角落的部份氧化层38，并利用高偏压能量对其进行离子轰击(bombard)，以使多晶硅层36角落圆弧化。
最后，进行一过度蚀刻步骤(Over Etch Step)，其利用多晶硅对氧化物的高选择比，以蚀刻去除图案化氧化层34上多余的多晶硅层36，以露出该图案化氧化层36表面，如图7所示，使剩余的多晶硅层36分别在该图案化氧化层34二侧壁形成方形轮廓的字符线间隙壁42。在此步骤中，利用多晶硅对氧化物的高选择比可以保持良好的蚀刻一致性而用以控制间隙壁的宽度，进而得到良好方形轮廓的字符线间隙壁42。
由于本发明依次通过突破步骤、主蚀刻步骤、氧化物蚀刻步骤及过度蚀刻步骤的各阶段蚀刻步骤来完成字符线间隙壁的制作；再利用多晶硅层角落残留的氧化层可达到垂直间隙壁蚀刻的特性，使其在后续蚀刻步骤中，能够保持良好的间隙壁轮廓高度与宽度。
因此，本发明可利用上述的制程有效去除生成之尖角结构，并可对所定义的字符线间隙壁的宽度、高度与形状进行有效地控制，以得到具有良好的方形轮廓的字符线间隙壁，进而提高集成电路制程的成品率。
以上所述的实施例仅为了说明本发明的技术思想及特点，其目的在于使本领域内普通技术人员能够了解本发明的内容并据以实施，本发明并不局限于本具体实施例，即凡依本发明所揭示的精神所作的等同变化或修饰，仍应涵盖在本发明的专利范围内。
Claims (11)
1、一种形成良好方形轮廓的字符线间隙壁的制造方法，其特征在于，包括下列步骤：
在一半导体基底上形成一图案化氧化层，并在其上形成一多晶硅层及一氧化层；
进行一突破步骤，其利用氧化物对多晶硅的高选择比，以去除部份该氧化层；
进行一主蚀刻步骤，蚀刻该多晶硅层与少部份该氧化层，直至该多晶硅层在该半导体基底上成为一薄膜为止，且位于角落凸出的该氧化层成为一尖角(fence)结构；
进行一氧化物蚀刻步骤，其对该氧化层的尖角结构进行等向蚀刻，以移除凸出该多晶硅层外的该尖角结构，并使该多晶硅层角落圆弧化；以及
进行一过度蚀刻步骤，其蚀刻去除该图案化氧化层上多余的该多晶硅层，使剩余的该多晶硅层分别在该图案化氧化层二侧形成方形轮廓的字符线间隙壁。
2、根据权利要求1所述的形成良好方形轮廓的字符线间隙壁的制造方法，其特征在于，在该突破步骤中，是利用高离子轰击来移除部份该氧化层。
3、根据权利要求1所述的形成良好方形轮廓的字符线间隙壁的制造方法，其特征在于，其中该多晶硅层为利用化学气相沉积方法完成的。
4、根据权利要求1所述的形成良好方形轮廓的字符线间隙壁的制造方法，其特征在于，其中该氧化层是利用化学气相沉积方法及热氧化方法的其中之一所形成的。
5、根据权利要求1所述的形成良好方形轮廓的字符线间隙壁的制造方法，其特征在于，其中在该氧化物蚀刻步骤中，利用氧化物蚀刻速率大于多晶硅蚀刻速率的蚀刻方式移除凸出该多晶硅层外的该尖角结构。
6、根据权利要求1或5所述的形成良好方形轮廓的字符线间隙壁的制造方法，其特征在于，其中该氧化物蚀刻方式是采用湿式蚀刻方法完成的。
7、根据权利要求1所述的形成良好方形轮廓的字符线间隙壁的制造方法，其特征在于，其中在该氧化物蚀刻步骤中，还可利用高偏压能量进行轰击，以使该多晶硅层角落圆弧化。
8、根据权利要求1所述的形成良好方形轮廓的字符线间隙壁的制造方法，其特征在于，其中在进行该突破步骤中，去除部份该氧化层的方法为湿式蚀刻或干式蚀刻方法。
9、根据权利要求1所述的形成良好方形轮廓的字符线间隙壁的制造方法，其特征在于，其中在该主蚀刻步骤中，其蚀刻方式为湿式蚀刻及干式蚀刻方法。
10、根据权利要求1所述的形成良好方形轮廓的字符线间隙壁的制造方法，其特征在于，其中在该过度蚀刻步骤中，利用多晶硅对氧化物的高选择比，以清除多余的该多晶硅层。
11、根据权利要求1所述的形成良好方形轮廓的字符线间隙壁的制造方法，其特征在于，其中在该半导体基底表面上还形成一垫氧化层，使该图案化氧化层位于该垫氧化层上方。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200310108194.9A CN1612316A (zh) | 2003-10-27 | 2003-10-27 | 形成良好方形轮廓的字符线间隙壁的制造方法 |
| US10/972,453 US20050090088A1 (en) | 2003-10-27 | 2004-10-26 | Method for forming a word line spacer with good square profile |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200310108194.9A CN1612316A (zh) | 2003-10-27 | 2003-10-27 | 形成良好方形轮廓的字符线间隙壁的制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1612316A true CN1612316A (zh) | 2005-05-04 |
Family
ID=34473875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200310108194.9A Pending CN1612316A (zh) | 2003-10-27 | 2003-10-27 | 形成良好方形轮廓的字符线间隙壁的制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20050090088A1 (zh) |
| CN (1) | CN1612316A (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AR039363A1 (es) * | 2001-11-02 | 2005-02-16 | Interdigital Tech Corp | Un metodo para establecer una sesion inalambrica en base a paquetes entre al menos dos usuarios, donde al menos uno de los usuarios es un usuario inalambrico y un equipo de usuario inalambrico utilizado por dicho metodo |
| US20060009410A1 (en) * | 2002-11-13 | 2006-01-12 | Crooke Rosanne M | Effects of apolipoprotein B inhibition on gene expression profiles in animals |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040121545A1 (en) * | 2002-12-23 | 2004-06-24 | Taiwan Semiconductor Manufacturing Company | Method to fabricate a square word line poly spacer |
| US6762096B1 (en) * | 2003-03-18 | 2004-07-13 | Vanguard International Semiconductor Corporation | Method for forming a polysilicon spacer with a vertical profile |
| US6921695B2 (en) * | 2003-10-14 | 2005-07-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Etching method for forming a square cornered polysilicon wordline electrode |
| US6869837B1 (en) * | 2004-01-15 | 2005-03-22 | Taiwan Semiconductor Manufacturing Company | Methods of fabricating a word-line spacer for wide over-etching window on outside diameter (OD) and strong fence |
-
2003
- 2003-10-27 CN CN200310108194.9A patent/CN1612316A/zh active Pending
-
2004
- 2004-10-26 US US10/972,453 patent/US20050090088A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20050090088A1 (en) | 2005-04-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |